耦合率增大的浮栅存储单元制造技术

介绍了一种增大浮栅非易失性半导体器件的控制栅（１８）和浮栅（１４）之间的耦合率的方法。在根据本发明专利技术的叠层栅浮栅晶体管中，导电间隔层（２４）用在叠层的两侧。优选借助导电层（３４）将导电间隔层（２４）电流性连接到控制栅（１８），而借助绝缘层（２２）将其与浮栅（１４）隔开。导电间隔层（２４）与浮栅（１４）的侧壁之间的电容（Ｃ１，Ｃ２）增加到控制栅（１８）和浮栅（１４）之间的正常电容。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有浮栅(FG)与控制栅(CG)的耦合率(也称做耦合系数)增大的非易失性浮栅半导体存储器件、形成这种半导体器件的方法以及使用这种半导体器件的超高密度的非易失性存储器(NVM)。NVM的一些例子包括EPROM、EEPROM以及快闪存储单元。NVM广泛用在商业和军事电子装置和设备中，例如手持电话、无线电以及数字照相机。这些电子装置的市场不断需要具有更低电源电压、更低功耗以及芯片尺寸降低的器件。快闪存储器或快闪存储单元包括MOSFET，在控制栅和沟道区之间具有一个(或多个)浮栅，浮栅和控制栅由薄的电介质层隔开。随着制造技术的改进，FG的尺寸已减小到亚微米级别。通过隧穿氧化物势垒，电子(或空穴)注入到浮栅内。存储在FG中的电荷改变了器件的阈值电压。以此方式，存储了数据。CG控制FG的电位。FG与CG的耦合率，其与FG和CG之间的面积重叠有关，影响了快闪存储器的读取/写入速度。而且，耦合率越好(越高)，可以降低的存储单元所需工作电压越多。虽然在过去的几年之中非易失性FG的单元尺寸持续减小，但是编程和擦除需要的电压没有按比例缩小到相同程度。在先进一代的工艺中，这变得越来越成为本文档来自技高网...

【技术保护点】
具有浮栅与控制栅的耦合率的非易失性浮栅半导体存储器件，包括：－具有平坦表面的衬底，－包括衬底上的浮栅和控制栅的叠层，该叠层具有相对于平坦表面基本上垂直延伸的两个相对壁，－与叠层的每个相对壁相关的导电间隔层，－ 在叠层的每个相对壁与相关的导电间隔层之间的绝缘层，以及－每个导电间隔层和控制栅之间的电流性接触。

【技术特征摘要】
EP 2002-5-8 02076771.11.具有浮栅与控制栅的耦合率的非易失性浮栅半导体存储器件，包括-具有平坦表面的衬底，-包括衬底上的浮栅和控制栅的叠层，该叠层具有相对于平坦表面基本上垂直延伸的两个相对壁，-与叠层的每个相对壁相关的导电间隔层，-在叠层的每个相对壁与相关的导电间隔层之间的绝缘层，以及-每个导电间隔层和控制栅之间的电流性接触。2.根据权利要求1的半导体存储器件，其中叠层还包括电介质层。3.根据权利要求2的半导体存储器件，其中绝缘层具有与电介质层相同数量级的电厚度。4.根据权利要求1的半导体存储器件，其中借助覆盖层形成该绝缘层。5.根据权利要求1的半导体存储器件，其中借助间隔层形成该绝缘层。6.根据权利要求5的半导体存储器件，其中通过每个导电间隔层与控制栅之间的直接接触形成电流性接触。7.根据权利要求1的半导体存储器件，其中借助至少一部分导电间隔层和至少一部分控制栅之上的导电层，实现每个导电间隔层与控制栅之间的电流性接触。8.根据权利要求7的半导体存储器件，其中导电层是硅化物层。9.根据权利要求1的半导体存储器件，其中导电层包括多晶硅。10.根据权利要求1的半导体存储器件，还包括源和漏区。11.根据权利要求1的半导体存储器件，还包括在导电间隔层旁边的绝缘间隔层。12.在具有平坦表面的衬底上制作具有浮栅与控制栅耦合率的非易失性浮栅半导体存储器件的方法，包括以下步骤-在衬底上形成...

【专利技术属性】
技术研发人员：MJ范杜乌伦，RTF范沙伊克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]