用同步耦合编程非易失性存储器制造技术

用于编程非易失性存储器的处理通过相邻字线的同步耦合能够实现更快速的变成速度和/或更准确的编程。编程的处理包括升高连接到一组连接的非易失性存储元件的字线集的电压。该字线集包括所选字线（WLn）、与所选字线相邻的未选字线（WLn+1/WLn-1）以及其他未选字线（WLunsel）。在升高该字线集的电压之后，该处理包括将所选字线进一步升高到编程电压（Vpgm）以及与将所选字线升高到编程电压同时，将与所选字线相邻的未选字线进一步升高到一个或多个电压电平（Vint1，Vint2，Vint3）。该编程电压致使所述非易失性存储元件中的至少一个经历编程。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及编程非易失性存储器。
技术介绍
半导体存储器器件已经变得更普遍用在各种电子设备中。例如，非易失性半导体存储器用在蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中。电可擦除可编程只读存储器(EEPROM)和闪存是最普遍的非易失性半导体存储器之中的。EEPROM和闪存两者利用位于半导体基板中的沟道区域之上并与该沟道区域隔离 的浮置栅极。该浮置栅极位于源极和漏极区域之间。在浮置栅极之上并与该浮置栅极隔离地提供控制栅极。晶体管的阈值电压由浮置栅极上保留的电荷量控制。即，在晶体管道通之前必须施加到控制栅极以允许在其源极和漏极之间导电的最小电压量由浮置栅极上的电荷水平控制。当编程EEPROM或者闪存器件时，通常编程电压被施加到控制栅极，并且位线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变得负充电(negatively charged),并且存储器单元的阈值电压升高,使得存储器单元处于被编程状态。可以在题为“Source Side Self Boosting Technique for Non-Volatile Memory”的美国专利 6，859，397 和题为“Detecting Over Programmed Memory”的美国专利 6，917，542中找到关于编程的更多信息，这两个专利通过全部引用被合并于此。一些EEPROM和闪存器件具有用于存储两个范围的电荷的浮置栅极，因此，可以在两个状态之间编程/擦除存储器单元对应于数据“I”和数据“O”的被擦除状态和被编程状态。这样的器件被称为二进制器件。通过识别多个不同的允许阈值电压范围来实现多状态存储器单元。每个不同的阈值电压范围对应于针对该数据位集的预定值。被编程到存储器单元中的数据和存储器单元的阈值电压范围之间的具体关系依赖于对存储器单元采用的数据编码方案。例如，美国专利号6，222，762和美国专利申请公开号2004/0255090描述了对于多状态闪存单元的各种数据编码方案，两者通过全部引用被合并于此。为了将编程电压施加到被编程的单元的控制栅极，将该编程电压施加在适当的字线上。在NAND闪存中，该字线还连接到利用同一字线的每个NAND串中的一个单元。当希望编程字线上的一个存储器单元(或者存储器单元的子集)而不编程连接到同一字线的其他存储器单元时，出现问题。因为编程电压被施加到连接到字线的所有存储器单元，所以该字线上的未被选择的单元(不将被编程的存储器单元)可能变得无意地被编程。所选字线上的未选存储器单元的非意图的编程被称为“编程干扰”。可以采用几种技术来防止编程干扰。在已知为“自升压”的一种方法中，在编程期间，未选位线被电隔离，并且通过电压(例如7-10伏)被施加到未选字线。未选字线耦接到未选位线，致使电压存在于未选位线的沟道中，这趋向于降低编程干扰。自升压致使电压升压存在于沟道中，这趋向于降低在隧道氧化物两端的电压，并因此降低编程干扰。避免编程干扰的其他技术包括局部自升压(“LSB”)和擦除区域自升压(“EASB”)。LSB和EASB两者试图将先前编程的存储器单元的沟道与被禁止的存储器单元的沟道隔离。利用LSB技术，被编程的存储器单元的位线接地，并且具有被禁止的存储器单元的串的位线处于Vdd。在所选字线上驱动编程电压。与所选字线相邻的字线处于零伏，并且其余未选字线处于Vpass。EASB类似于LSB，只是仅源极侧相邻字线处于零伏。修正擦除区域自升压(“ REASB ”)是关于EASB的变型。利用升压和编程技术的每个，需要在字线上驱动信号。通常，字线具有不可忽略的电阻和电容，由此导致相当大的RC时间常数。从而，整体NAND快闪写速度被系统必须等待字线达到目标编程电压的时间量而降低。如果系统不减慢写处理以完全适应字线的RC延迟，则被编程在给定编程电压的存储器单元的阈值电压分布(“自然Vt分布”)将经历展宽。在连接到驱动器的字线的末尾附近的存储器单元通常具有更高的阈值电压，而在该字线的另一端的存储器单元将具有更低的阈值电压。更宽的自然Vt分布可能具有多种有害影响， 比如更慢的数据编程、更差的编程干扰或者更宽的最终编程的分布。附图说明图I是NAND串的顶视图。图2是NAND串的等效电路图。图3是非易失性存储器系统的框图。图4是绘出存储器阵列的一个实施例的框图。图5是绘出感测块的一个实施例的框图。图6绘出阈值电压分布的示例集并绘出示例的编程处理。图7绘出阈值电压分布的示例集并绘出示例的编程处理。图8A-8C绘出阈值电压分布的例子以及示例的编程处理。图9是示出阈值电压分布和存储器单元中存储的数据之间的关系的一个例子的表。图10是描述用于操作非易失性存储器的处理的一个实施例的流程图。图11是描述用于编程非易失性存储器的处理的一个实施例的流程图。图12是描述用于进行对于非易失性存储器的编程操作的处理的一个实施例的流程图。图13-17是描述对于各个实施例当应用编程脉冲时各个信号的行为的时序图。图18是描述用于进行对于非易失性存储器的编程操作的处理的一个实施例的流程图。具体实施例方式公开了用于编程非易失性存储器的处理，该处理能够通过相邻字线的同步耦合而实现更快的编程速度和/或更准确的编程。例如，优化的波形可以用于所选字线(例如连接到被选择用于编程的一个或多个存储器单元的字线)和相邻字线，该波形首先将这些字线升高到一个或多个中间电平，然后将所选字线和相邻字线同时升高到各自的目标电平。可以用于实现在此所述的技术非易失性存储系统的一个例子是使用NAND结构的闪存系统，这包括夹在两个选择栅极之间串联布置多个晶体管。串联的晶体管和选择栅极被称为NAND串。图I是示出一个NAND串的顶视图。图2是其等效电路图。图I和2中绘出的NAND串包括串联并夹在第一(漏极侧)选择栅极120和第二 (源极侧)选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串经由位线接触126连接到位线。选择栅极122将NAND连接到源极线128。通过向选择线SGD施加适当的电压来控制选择栅极120。通过向选择线SGS施加适当的电压来控制选择栅极122。每个晶体管100、102、104和106具有控制栅极和浮置栅极。例如，晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极 104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WLl，控制栅极106CG连接到字线WLO。注意，尽管图I和2示出NAND串中的四个存储器单元，但是提供四个晶体管的使用仅作为例子。NAND串可以具有少于四个存储器单元或者多于四个存储器单元。例如，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元，等等。在此的讨论不限于NAND串中的存储器单元的任何具体数量。一个实施例使用具有66个存储器单元的NAND串，其中64个存储器单元用于存储数据，并且两个存本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：N莫克莱西，H钦，东谷政昭，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：
国别省市：