具有对应方法和非瞬态计算机可读介质的装置包括配置成控制多电平存储器单元(MLC)快闪存储器的快闪控制器，其中MLC快闪存储器包括多个存储器块，其中每个存储器块包括限定多个页的多个存储器单元，其中每个存储器单元存储来自存储器块之一中的多个页中的至少两个页的一个比特，并且其中快闪控制器包括配置成接收将向MLC快闪写入的数据、在一个或多个存储器块中从每组页选择仅一个页，并且仅向所选择的页写入数据的电路。
【技术实现步骤摘要】
【国外来华专利技术】
本公开内容主要地涉及快闪存储器。更具体而言，本公开内容涉及多电平存储器单元(MLC)快闪存储器的操作。·
技术介绍
快闪存储器是非易失性、可电擦除和写入并且赋予短暂读取访问时间的存储器类型。出于这些原因，快闪存储器已经变得在便携式设备(比如个人数字助理、移动电话、数字音乐播放器等)中以及在形式为固态驱动的计算机系统中越来越流行。快闪存储器目前以两种类型可用可以每个存储器单元存储一个数据比特的单电平存储器单元(SLC)和可以每个存储器单元存储多个数据比特的多电平存储器单元(MLC)。一般以与NAND逻辑门的实现方式相类似的方式实现MLC快闪存储器，因此常称之为MLC NAND快闪存储器。在存储器块中组织MLC快闪存储器。每个存储器块包括多个页。每个存储器单元跨越多个页。这一布置的一个问题是如果在向一个页写入之时掉电，则不仅在该页中数据被破坏，而且在共享相同存储器单元的其它页中数据被破坏。
技术实现思路
一般而言，在一个方面中，一个实施例的特征在于一种装置，包括快闪控制器，配置成控制多电平存储器单元(MLC)快闪存储器，其中MLC快闪存储器包括多个存储器块，其中每个存储器块包括限定多个页的多个存储器单元，其中每个存储器单元跨越存储器块之一中的一组页，并且其中快闪控制器包括电路，电路被配置成接收将向MLC快闪存储器写入的数据，在一个或多个存储器块中从每组页选择仅一个页，以及仅向所选择的页写入数据。该装置的实施例可以包括以下特征中的一个或者多个特征。一些实施例包括配置成从多个所选择的页向另一存储器块中的多个页写入数据的电路。一些实施例包括配置成在从多个所选择的页向另一存储器块中的多个页写入数据之后，从多个所选择的页擦除数据的电路。一些实施例包括配置成响应于多个所选择的页充满数据，从多个所选择的页向另一存储器块中的多个页写入数据的电路。一些实施例包括配置成不使用快闪控制器和MLC快闪存储器外部的存储器而从多个所选择的页向另一存储器块中的多个页写入数据的电路。一些实施例包括配置成在一个或多个存储器块中从每组页仅选择配置成存储数据的最低有效位的页的电路。一些实施例包括MLC快闪存储器。一般而言，在一个方面中，一个实施例的特征在于一种用于控制多电平存储器单元(MLC)快闪存储器的方法，该方法包括接收将向MLC快闪存储器写入的数据，其中MLC快闪存储器包括多个存储器块，其中每个存储器块包括限定多个页的多个存储器单元，并且其中每个存储器单元跨越存储器块之一中的一组页；在一个或多个存储器块中从每组页选择仅一个页；以及仅向所选择的页写入数据。该方法的实施例可以包括以下特征中的一个或者多个特征。一些实施例包括从多个所选择的页向另一存储器块中的多个页写入数据。一些实施例包括在从多个所选择的页向另一存储器块中的多个页写入数据之后，从多个所选择的页擦除数据。一些实施例包括响应于多个所选择的页充满数据，从多个所选择的页向另一存储器块中的多个页写入数据。一些实施例包括不使用快闪模块外部的存储器而从多个所选择的页向另一存储器块中 的多个页写入数据。一些实施例包括在一个或多个存储器块中从每组页仅选择配置成存储数据的最低有效位的页。一般而言，在一个方面中，一个实施例的特征在于一种具体化指令的非瞬态计算机可读介质，该指令可由计算机执行以执行用于控制多电平存储器单元(MLC)快闪存储器的方法，该方法包括接收将向MLC快闪存储器写入的数据，其中MLC快闪存储器包括多个存储器块，其中每个存储器块包括限定多个页的多个存储器单元，并且其中每个存储器单元跨越存储器块之一中的一组页；在一个或多个存储器块中从每组页选择仅一个页；以及仅向所选择的页写入数据。在附图和下文描述中阐述一个或者多个实施方式的细节。其它特征将根据说明书和附图，以及根据权利要求而变得明显。附图说明图I示出了根据一个实施例的MLC快闪存储器系统的单元。图2示出了根据一个实施例的图I的MLC快闪存储器的单元。图3示出了根据一个实施例的用于图I的快闪存储器系统的过程。图4用图形图示了用于图2的快闪存储器的存储器合并(consolidation)操作。在本说明书中使用的每个标号的首位指示标号首次出现于其中的附图的编号。具体实施例方式MLC快闪是每个存储器单元运用多个电平以允许每个存储器单元存储更多数据比特的快闪存储器技术。目前，多数MLC快闪存储器每个存储器单元存储四个状态从而每个存储器单元产生两个数据比特。然而本公开内容的实施例独立于每个存储器单元的状态数目。此外，尽管目前以与NADN门的实现方式相类似的方式实现多数MLC快闪存储器，但是本公开内容的实施例独立于MLC快闪存储器的实现方式。图I示出了根据一个实施例的MLC快闪存储器系统100的单元。虽然在所描述的实施例中，在一个布置中呈现存储器系统100的单元，但是其它实施例可以特征在于其它布置。例如图I中所示模块中的任何模块可以组合成更少的模块、划分成更多模块或者其任何组合。另外，可以在电路、硬件、软件或者其组合中实现存储器系统100的单元。参照图1，MLC快闪存储器系统100包括与包括主机处理器106的主机104通信的快闪模块102。主机104可以是任何种类的数据处理设备(例如包括个人数字助理、移动电话、数字音乐播放器等)以及诸如计算机系统等的设备。可以在任何种类的数据存储设备(例如包括固态驱动等)中实现快闪模块102。快闪模块102包括与多电平存储器单元(MLC)快闪存储器110通信的快闪控制器108。快闪控制器108包括输入模块112、耗损均衡(wear-leveling)模块114、存储器合并模块116、擦除模块118和输出模块120。快闪模块102可以实现为一个或者多个集成电路。输入模块112被配置成从主机104接收将向MLC快闪存储器110写入的数据。耗损均衡模块114被配置成选择MLC快闪存储器110中的将用数据写入的页。存储器合并模块116被配置成执行下文描述的存储器合并操作。擦除模块118被配置成擦除MLC快闪存储器110 中的页。输出模块120被配置成向MLC快闪存储器110中的所选页写入数据。图2示出了根据一个实施例的图I的MLC快闪存储器110的单元。参照图2，将MLC快闪存储器110组织为M个存储器块202A至202M。每个存储器块202包括多个页204。例如一些当前MLC快闪存储器包括各自具有4kB存储容量的128个或者256个页。一个页是可以读取或者写入的最小快闪存储器单元。MLC快闪存储器110的每个存储器单元具有2**N个状态，从而每个单元产生N个数据比特。在图2的示例中，N= 2从而产生2#2 = 4个状态和每个单元2个数据比特。每个存储器单元跨越N个页204。包含每个存储器单元的最低有效位的页在这里称为“较低页”。包含每个存储器单元的最高有效位的页在这里称为“较高页”。在N >2的情况下，剩余页在这里称为“中间页”。在附图中，示出了较低页为交叉阴影。参照图2，页204A、204C、204F和204H为较低页，而页204B、204D、204E和204G为较高页。根据本公开内容的实施例，存储器单元跨越的N个页204称为“组”。图2示出了四组206A至206D。组206A包括页204A和204本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：赵群，康新海，
申请(专利权)人：马维尔国际贸易有限公司，
类型：发明
国别省市：
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