一种用于非易失性存储器系统的错误检测和数据恢复操作。即使在成功完成了对一组存储元件的编程操作之后，一些存储元件的数据也可能损坏。例如，可能通过对其它存储元件进行编程来干扰经擦除状态存储元件。为了使得在这种情形下能够恢复数据，可以将关联数据锁存器配置为允许只要完成编程就将经擦除状态存储元件与其它数据状态区分开。此外，在完成编程之后，可以执行单次读取操作。使用来自读取操作的结果以及数据锁存器中的值来执行逻辑运算，以标识已杂散到另一数据状态的经擦除状态存储元件。如果错误数量超过阈值，则开始针对其余状态进行读取操作的完全恢复操作。
【技术实现步骤摘要】
【国外来华专利技术】允许多个数据状态失败的非易失性存储器中的多位编程方法以及编程失败的情况下的数据恢复方法
技术介绍
本技术涉及一种非易失性存储器。供各种电子装置使用的半导体存储器已经日益普及。例如，非易失性半导体存储器被用在移动电话、数字摄像装置、个人数字助理、移动计算装置、非移动计算装置以及其它装置中。电可擦除可编程只读存储器(EEPROM)和闪存是其中最普及的非易失性半导体存储器。与传统的全功能EEPROM相比，采用也为ー种类型的EEPROM的闪存，可以以ー步擦除整个存储器阵列的内容或者该存储器的一部分的内容。传统的EEPROM和闪存这两者都利用位于半导体基板中的沟道区上方且与其隔离的浮置栅极。该浮置栅极位于源区与漏区之间。控制栅极设置在浮置栅极上方且与其隔离。这样形成的晶体管的阈值电压(Vth)利用浮置栅极上所保留的电荷量来控制。S卩，在晶体管导通以允许在其源极与漏极之间导通之前必须施加至控制栅极的最小电压量利用浮置栅极上的电荷水平来控制。最重要的是对来自存储器的数据进行准确编程以及读回的能力。然而，各种失败情况会导致数据损坏。附图说明图I是使用単行/列解码器和读/写电路的非易失性存储器系统的框图。图2是示出图I的感测块100的一个实施例的框图。图3示出图I的存储器阵列155中的NAND闪存存储单元的块。 图4不出不例阈值电压分布和一遍编程。图5 出例阈值电压分布和两遍编程。图6a_c示出示例阈值电压分布和使用中间状态的两遍编程。图7示出按前后字线顺序对ー组存储元件的多遍编程操作。图8a_f示出图2的感测块使用的、编程操作中在不同点处的示例数据锁存器值。图9示出除两个未使用的数据锁存器组合以外、针对不同数据状态的根据存储元件的快速、慢速或抑制模式的图8a_8f的数据锁存器值。图10示出图9的数据锁存器值的变型，其使得经擦除状态具有与抑制的A状态、B状态和C状态不同的组合。图Ila示出在失败检测处理中使用基于图10的数据锁存器值和A状态读取操作的结果的逻辑运算来提供经擦除状态错误和经过编程的较高状态错误的计数。图Ilb示出在失败检测处理中使用基于图10的数据锁存器值和A状态读取操作的结果的逻辑运算来提供经擦除状态错误的计数。图Ilc示出数据恢复操作中基于图10的数据锁存器值以及C状态和B状态读取操作的结果的逻辑运算的使用。图12a示出示例编程和编程后失败检测和恢复操作。图12b示出图12a的步骤1218的编程后(post-programming)错误检测和恢复操作的更多详情。图12c示出图12b的步骤1244的数据恢复操作的更多详情。图13示出编程操作和后续数据恢复操作中的所选字线的示例波形。具体实施例方式提供了提供错误检测和数据恢复的方法和非易失性存储系统。 在编程操作期间，多种因素可能导致损坏数据。例如，字线或块由于制造エ艺变化而可能存在物理缺陷。在一些情况下，字线对于基板而言较短，使得提升(boosting)受影响并且程序干扰产生。其它潜在的问题包括字线之间短、字线宽度改变、块的过多循环、温度相关影响等。此外，可能没有检测到数据损坏，直到太晚而无法恢复该数据为止。例如，基于写入数据，一些存储元件应该保持处于经擦除状态，而其它存储元件被编程为目标数据状态。在这种情况下，在对其它存储元件编程期间，经擦除状态存储元件可能受到干扰。当编程针对其它存储元件而继续(诸如，对同一字线或不同字线上的同一页数据或另ー页数据进行编程)时，被编程为该经擦除状态以外的目标数据状态的存储元件也会受到干扰。一种检测数据损坏的方法是在对数据进行编程之后读回所有数据并将其与原始写入数据进行比较。然而，这强加了基本的时间处罚，并且需要诸如额外的数据锁存器的附加存储资源。一种解决方案涉及对现有数据锁存器进行权衡(leverage)以针对易于发生错误的特定数据状态(诸如，经擦除状态)来检测损坏的数据。在该方法中，对数据锁存器进行配置，以使得可以在对一组存储元件的编程完成时将经擦除状态与其它状态区分开。通过在成功完成编程操作之后执行单次读取操作、访问数据锁存器并且执行逻辑运算，可以标识损坏的存储元件。如果损坏的存储元件的数量超过诸如ECC可恢复错误的数量的阈值，则可以执行恢复操作。该恢复操作基于读取结果和数据锁存器来进行附加读取操作和逻辑运算，以完全恢复写入数据。接着讨论可以用于提供更快的编程和降低的功耗的示例存储器系统。图I是使用単行/列解码器和读/写电路的非易失性存储器系统的框图。根据ー个实施例，该图示出具有读/写电路的存储器装置197，其中该读/写电路用于对存储元件的页进行并行读取和编程。存储器装置197可包括一个或多个存储器晶片(die) 198。存储器晶片198包括存储元件155的ニ维存储器阵列、控制电路110以及读/写电路165。结合图4来进ー步讨论存储器阵列155。在一些实施例中，存储元件的阵列可以是三维的。经由行解码器130通过字线以及经由列解码器160通过位线可对存储器阵列155进行寻址。读/写电路165包括多个感测块100，并且允许对存储元件的页并行读取或编程。通常，控制器150与一个或多个存储器晶片198—样包括在同一存储器装置197 (例如，可移动存储卡)中。经由线120在主机与控制器150之间以及经由线118在控制器与一个或多个存储器晶片198之间传送命令和数据。控制电路110与读/写电路165进行协作以对存储器阵列155执行存储器操作，并且包括状态机112、片上(on-chip)地址解码器114和电源控制模块116。状态机112提供存储器操作的芯片级控制。片上地址解码器114提供主机或存储器控制器所使用的地址与解码器130和160所使用的硬件地址之间的地址接ロ。电源控制模块116对存储器操作期间供给至字线和位线的功率和电压进行控制。在一些实现中，可以组合图I的部件中的一部分。在各种设计中，除存储器阵列155以外的部件中的一个或多个部件(单独或组合)可被看作管理或控制电路。例如，ー个或多个控制电路可以包括控制电路110、状态机112、解码器114/160、电源控制器116、感测块100 (包括图2中的处理器192)、读/写电路165以及控制器150等中的任ー个或者组合。结合图2来进ー步讨论感测块100。 在另ー实施例中，非易失性存储器系统使用双重行/列解码器和读/写电路。各种外围电路对存储器阵列155的访问是在该阵列的相对侧上以对称方式来实现的，以使得各侧上的访问线和电路的密度均减半。因而，行解码器被分成两个行解码器，并且列解码器被分成两个列解码器。同样，读/写电路也被分成从阵列155的底部连接至位线的读/写电路以及从阵列155的顶部连接至位线的读/写电路。这样，读/写模块的密度基本上减半。图2是示出感测块的一个实施例的框图。将单个感测块100划分成ー个或多个被称为感测模块180或感测放大器的核心部分、以及被称为管理电路190的公共部分。在一个实施例中，对于每条位线存在単独的感测模块180以及对于ー组多个(例如，四个或八个)感测模块180存在ー个公共管理电路190。组内的每个感测模块均经由数据总线172与关联的管理电路进行通信。因而，存在与一组存储元件的感测模块进行通信的ー个或多个管通电路。 感测模块180包括本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：迪潘舒·杜塔，杰弗里·W·卢策，闫利，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：
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