存储器装置、传输数据至存储器装置的方法制造方法及图纸

本发明专利技术公开了一种存储器装置、传输数据至存储器装置的方法，以及可执行该传输方法的非易失性计算机可读式储存媒体。存储器装置包含：一输入/输出接口，用于接收信号与输出信号。其中，该输入/输出接口是于一频率周期内，或是在一频率周期的上升缘或下降缘接收欲进行存取的一存储器地址与一数据排序信息。其中，该数据排序信息是用于指定一输入数据的排序或一输出数据的排序。

【技术实现步骤摘要】

本专利技术是有关于一种电子装置，且特别是有关于一种具有弹性数据传输接口的存储器装置与其方法的电子装置。
技术介绍
许多电子装置利用储存装置储存数据。一般说来，已知存储器装置所采用的序列周边接口(serialprotocolinterface，简称为SPI)，需要利用一个或多个指令指定存储器位元组地址(memorybyteaddress)。对宽度为8位或更多位的总线而言，若采用双倍传输速率(doubletransferrate，简称为DTR)或双倍数据率(doubledatarate，简称为DDR)接口输入或输出数据时，由于每一个频率周期输出2个字节(或一个字符)的数据(即，在频率的上升缘(clockrisingedge)输入或输出第一字节，以及在频率的下降缘(clockfalling)输入或输出第二字节)的缘故，总线并未使用最低有效位(leastsignificantbit，简称为LSB)。请参见图1A、图1B，其是进行存储器读取操作时，数据输出区段的频率图。图1A、图1B所示的波形包含：宽度为8位的存储器地址与在其后输出的数据DQ[7：0]、频率信号WTG，以及芯片选择信号CSB。DTR8输入/输出接口进行读取操作时，可以采用两种排序方式在每一个频率周期内输出一个字符(或两个字节)。在图1A中，先输出高字节(或称，奇数字节)的数据后才输出低字节(或称，偶数字节)的数据。此种先输出奇数字节数据、后输出偶数字节数据的排序方式被称为高字节优先序列(high-byte-firstsequence)。在图1B中，先输出低字节(或称，偶数字节)的数据后才输出高字节(或称，奇数字节)的数据。此种先输出偶数字节的数据、后输出奇数字节的数据的排序方式，称为低位元组优先序列(low-bytefirst)。一般说来，存储器装置仅采用高字节优先序列或低字节优先序列的其中一种，导至存储器装置的开发厂商必须针对不同的数据输入排序或数据输出排序，生产不同的存储器装置。
技术实现思路
本专利技术是有关于一种具有弹性数据传输接口的存储器装置与其方法的电子装置。根据本专利技术的第一方面，提出一种存储器装置，包含：一输入/输出接口，用于接收信号与输出信号，其中该输入/输出接口是于一频率周期内，或是在一频率周期的上升缘或下降缘接收欲进行存取的一存储器地址与一数据排序信息，其中该数据排序信息是指定一输入数据的排序或一输出数据的排序。根据本专利技术的第二方面，提出一种传输数据的方法，包含以下步骤：于一频率周期内，或是在一频率周期的上升缘或下降缘将欲进行存取的一存储器地址与一数据排序信息传送至一存储器装置，其中该数据排序信息是指定一输入数据的排序或一输出数据的排序。根据本专利技术的第三方面，提出一种非易失性计算机可读式储存媒体，用于储存由一个或多个处理器所执行的多个指令，进而使该一个或多个处理器：于一频率周期内，或是在一频率周期的上升缘或下降缘将欲进行存取的一存储器地址与一数据排序信息传送至一存储器装置，其中该数据排序信息是指定一输入数据的排序或一输出数据的排序。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1A、图1B，其是进行存储器读取操作时，数据输出区段的频率图。图2，其是电子装置的示意图。图3A、图3B，其是如图2的存储器装置，利用DTR8的输入/输出接口进行读取操作的波形图。图4A、图4B，其是如图2的存储器装置，利用DTR16的输入/输出接口进行读取操作的波形图。图5A、图5B，其是如图2的存储器装置，利用SDR16的输入/输出接口进行读取操作的波形图。图6A、图6B，其是如图2的存储器装置，利用DTR8的输入/输出接口进行写入操作的波形图。图7，其是自存储器装置读取数据或写入数据至存储器装置的方法的流程图。【符号说明】电子装置200微控制器202存储器装置204总线206、206a、206b、206c输入/输出接口208中央处理单元210存储器单元212方法700步骤702、704、706、708、710具体实施方式以下将详细说明实施例，实施例将搭配附图解释。除非另有说明，在以下的叙述与不同的附图中，利用相同的数字表示相同或相似的组件。以下阐述的实施例并不代表符合本专利技术的所有实施方式。相反的，已下实施例仅为符合所附申请专利范围所述的本专利技术的装置和方法的举例。请参见图2，其是电子装置的示意图。电子装置200包含一个微控制器(microcontrollerunit，简称为MCU)202、一个存储器装置204，以及一个或多个数据总线206。如图2所示，在一个实施例中，总线206共包含三个总线206a、206b、206c。微控制器202被设定为：将控制信号与数据传送至存储器装置204，或是自存储器装置204接收控制信号与数据。存储器装置204可能被嵌入至电子装置200内，或是被耦接至电子装置200。例如，存储器装置204可能是记忆卡，用于插入存储器装置200的插槽或自存储器装置200的插槽拔出。举例而言，电子装置200可以是，手机、游戏机(gamestation)、平板计算机、电视，或是其他类似的装置。存储器装置204包含输入/输出接口(I/Ointerface)208、中央处理单元(centralprocessingunit，简称为CPU)210，以及存储器单元212。CPU210用于执行储存在存储器单元212的指令，进而控制存储器装置204。数据总线206耦接于微控制器202与输入/输出接口208间。在部分的实施例中，总线206a用于传送芯片选择信号(chipselectsignals，简称为CSB)；总线206b用于传送频率信号(STG)；且总线206c用于传输数据信号。存储器单元212用于储存供微控制器202进行读取操作(readoperation)或写入操作(writeoperation)时的存取数据。在实施例中，存储器单元212可为非易失性存储器(nonvolatilememory)或易失性存储器(volatilememory)。在本实施例中，电子装置的输入/输出接口能够同时接收部分的存储器存取地址与数据排序信息。以下将进一步说明，此处的「同时」是指，在同一个频率周期内，或是在同一个频率的边缘。数据排序信息用于指定由存储器装置输出数据或输入数据至存储器装置时的数据排序方式。电子装置使用一个位代表输出数据的排序或输入数据的排序，并使用其他的位代表存储器的至少一个存取地址。随着存储器装置的类型而异，数据排序信息代表从多个排序方式中选出的合适的排序方式。在某些实施例中，以最低有效位LSB作为指定输出数据的排序或输入数据的排序的位。请参见图3A、图3B，其是如图2的存储器装置，利用DTR8的输入/输出接口进行读取操作的波形图。例如，图式里的波形代表耦接至存储器装置204的总线，在存储器装置204与微控制器202之间传送控制信号与数据的情形。图3A、图3B的波形包含以8个位为基本单位传送的存储器地址与输出数据DQ[7：0]，频率信号WTG，以及芯片选择信号CSB。在波形图中，将频率信号WTG由T1时点开始延伸至T5时点的部分定义为指令段，以及将频率信号WTG自T本文档来自技高网...

【技术保护点】
一种存储器装置，包含：一输入/输出接口，用于接收信号与输出信号，其中该输入/输出接口是于一频率周期内，或是在一频率周期的上升缘或下降缘接收欲进行存取的一存储器地址与一数据排序信息，其中该数据排序信息是指定一输入数据的排序或一输出数据的排序。

【技术特征摘要】
2015.09.22 US 14/860,7441.一种存储器装置，包含：一输入/输出接口，用于接收信号与输出信号，其中该输入/输出接口是于一频率周期内，或是在一频率周期的上升缘或下降缘接收欲进行存取的一存储器地址与一数据排序信息，其中该数据排序信息是指定一输入数据的排序或一输出数据的排序。2.根据权利要求1所述的存储器装置，其中用于表示该数据排序信息的一个位是接续在表示该存储器地址的多个位后。3.根据权利要求2所述的存储器装置，其中该数据排序信息为一最低有效位或一较低有效位。4.根据权利要求1所述的存储器装置，其中该数据排序信息为多个排序方式的其中之一，其中这些排序方式中的一第一排序方式是指定一高字节优先作为该输入数据的排序或该输出数据的排序，其中该高字节优先是指在一奇数字节后输入或输出一偶数字节；这些排序方式中的一第二排序方式是指定一低位元组优先作为该输入数据的排序或该输出数据的排序，其中该低字节优先是指在一偶数字节后输入或输出一奇数字节；这些排序方式中的一第三排序方式是指定一高字符优先作为该输入数据的排序或该输出数据的排序，其中该高字符优先是指在一奇数字符后输入或输出一偶数字符；以及这些排序方式中的一第四排序方式是指定一低字符优先排序作为该输入数据的排序或该输出数据的排序，其中该低字符优先是指在一偶数字符后输入或输出一奇数字符。5.一种传输数据的方法，包含以下步骤：于一频率周期内，或是在一频率周期的上升缘或下降缘将欲进行存取的一存储器地址与一数据排序信息传...

【专利技术属性】
技术研发人员：张坤龙，罗思觉，林兆欣，陈耕晖，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71