一种具有配置电路的相变存储器芯片制造技术

本发明专利技术提供一种具有配置电路的相变存储器芯片，至少包括：存储阵列、行译码器单元、列译码单元、列选择器单元、驱动电路单元、敏感放大器单元、地址缓冲锁存单元、数据缓冲锁存单元、逻辑控制单元、以及配置电路单元。其中，所述配置电路单元，对所述驱动电路单元进行配置，使得驱动电路产生的电流脉冲能对芯片的存储单元进行有效的写入，使存储单元的高阻和低阻在具有较好的一致性；对所述敏感放大器单元进行配置，使得敏感放大器单元能对芯片的存储单元进行有效的快速读出。

【技术实现步骤摘要】

本专利技术涉及一种存储器芯片，特别是涉及一种具有配置电路的相变存储器芯片，属于存储器集成电路领域。
技术介绍
相变存储器单元是基于20世纪60年代末70年代初提出的相变薄膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器单元可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材，其研究热点也就围绕器件工艺展开。器件的物理机制研究包括如何减小器件料等。相变存储器单元的基本原理是用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻实现信息的写入、擦除和读出操作。 相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的闪存存储器而成为未来存储器主流产品和最先成为商用产品的器件。相变存储器的读、写、以及擦操作就是在器件单元上施加不同宽度和高度的电压或电流脉冲信号擦操作(RESET)，当加一个短且强的脉冲信号使器件单元中的相变材料温度升高到熔化温度以上后，再经过快速冷却从而实现相变材料多晶态到非晶态的转换，即“I”态到“0”态的转换；写操作(SET)，当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温度之下、结晶温度之上后，并保持一段时间促使晶核生长，从而实现非晶态到多晶态的转换，即“0”态到“ I ”态的转换；读操作，当加一个对相变材料的状态不会产生影响的很弱的脉冲信号后，通过测量器件单元的电阻值来读取它的状态。相变存储器作为一项新技术，存储机理须进一步清晰，纳米尺度存储单元的制备工艺还需解决许多关键问题，在商用化最初阶段，相变存储器单片wafer内存储单元的个体性能差异以及wafer间的工艺偏差将不能忽略，因此在相变存储器芯片的外围电路中加入配置电路，在芯片上电时，配置电路将对存储单元进行检测和评估，根据评估结果自动对驱动电路等相关电路进行优化配置，以实现批量生产时芯片级一致性与高可靠性。鉴于此，如何设计相变存储器的配置电路，实现准确的存储单元性能评估，以及提闻芯片级一致性与闻可罪性是目如亟待解决的关键问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种具有配置电路的相变存储器芯片，用于解决现有技术中相变存储器芯片的一致性和可靠性差的问题。为实现上述目的及其他相关目的，本专利技术提供一种具有配置电路的相变存储器芯片，至少包括存储阵列、行译码电路单元、列译码器单元、列选择器单元、地址缓冲锁存单元、数据缓冲锁存单元、以及逻辑控制单元，所述相变存储器芯片还进一步包括驱动电路单元，其第一输入端连接所述数据缓冲锁存单元的输出端，用于接收数据信号；其第二输入端连接所述配置电路单元的输出端，用于接收配置信号；其第三输入端连接所述逻辑控制单元的输出端，用于接收逻辑控制命令；其输出端连接所述列选择器单元的输入端，用于将接收到的数据信号依据控制指令并通过所述列选择器单元向所述存储阵列提供驱动电流脉冲；敏感放大器单元，其第一输入端连接所述配置电路单元的输出端，用于接收配置信号；其第二输入端连接所述逻辑控制单元的输出端，用于接收逻辑控制命令；其第三输入端连接所述列选择器单元的输出端，在读操作时用于接收所述列选择器单元所选择的所述存储阵列中需要读出的数据信号；其输出端连接所述数据缓冲锁存单元的输入端，在读操作时依据逻辑控制指令放大其接收到的数据信号，并将放大后的数据信号输出至数据缓冲锁存单元；配置电路单元，其输入端连接所述配置总线，用于接收从配置总线传送的配置信号；其第一输出端连接所述驱动电路单元的第二输入端，用于依据接收到的配置信号对所述驱动电路单元进行配置，使所述驱动电路单元产生的驱动电流脉冲具有预定的脉宽和脉 高，以该配置后的电流脉冲对所述存储阵列操作时其存储单元的高阻和低阻具有一致性；其第二输出端连接所述敏感放大器单元的第一输入端，用于设定和调节该敏感放大器单元参考电压值。可选地，所述相变存储器芯片还具有一时分复用的总线接口，用来接收配置信号、地址信号、以及数据信号。所述相变存储器芯片还具有一选择电路单元，该选择电路单元耦接于所述总线接口与所述地址缓冲锁存单元、所述数据缓冲锁存单元、以及所述配置电路单元之间，用于对通过总线接口输入的时分复用总线信号进行选择分配，通过内部配置总线、地址总线、以及数据总线分别将所述配置信号、地址信号、以及数据信号传送至所述配置电路单元、地址缓冲锁存单元、以及数据缓冲锁存单元。可选地，所述相变存储器芯片分别具有配置总线接口、地址信总线接口、以及数据总线接口，通过各该总线接口分别将所述配置信号、地址信号、以及数据信号传送至所述配置电路单元、地址缓冲锁存单元、以及数据缓冲锁存单元。进一步可选地，所述存储阵列由相互交叉的诸行和列的相变存储单元所组成。如上所述，本专利技术的一种具有配置电路的相变存储器芯片，具有以下有益效果在相变存储器芯片的外围电路中加入配置电路模块，在芯片上电时，用户通过时分复用总线接口将预先设定的配置信号传送至所述配置电路单元，该配置电路单元依据接收到的配置信号对所述驱动电路单元和敏感放大器单元进行配置，对所述驱动电路单元产生的电流脉冲进行脉高和脉宽的最优配置，以提高芯片的稳定性和可靠性，以及设定所述敏感放大器单元的参考电压值，并在一定范围内对参考电压进行调节，使得所述敏感放大器能够对所述存储单元进行快速和正确的读出。附图说明图I显示为本专利技术实施例一中具有配置电路的相变存储器芯片结构示意图。图2显示为本专利技术中相变存储器芯片配置输入时序图。图3显示为本专利技术中相变存储器芯片地址输入时序图。图4显示为本专利技术中相变存储器芯片数据写入时序图。图5显示为本专利技术中相变存储器芯片数据输出时序图。 图6为本专利技术实施例二中具有配置电路的相变存储器芯片结构示意图。元件标号说明10存储阵列11行译码器单元12列译码器单元13列选择器单元14地址缓冲锁存单元15数据缓冲锁存单元16驱动电路单元17敏感放大器单元18配置电路单元19电路选择单元20时分复用总线21逻辑控制单元22地址总线23配置总线24数据总线A<n:0>时分复用总线信号具体实施例方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图I至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。实施例一如图所示1，本专利技术提供一种具有配置电路的相变存储器芯片，包括存储阵列10、行译码器单元11、列译码器单元12、列选择器单元13、驱动电路单元16、敏感放大器单元17、地址缓冲锁存单元14、数据缓冲锁存单元15、逻辑控制单元21、配置电路单元18、选择电路单元19、以及一个时分复用的总线接口(未示出，与外本文档来自技高网...

【技术保护点】
一种具有配置电路的相变存储器芯片，包括存储阵列、行译码电路单元、列译码器单元、列选择器单元、地址缓冲锁存单元、数据缓冲锁存单元、以及逻辑控制单元，其特征在于，所述相变存储器芯片还包括：驱动电路单元，其第一输入端连接所述数据缓冲锁存单元的输出端，用于接收数据信号；其第二输入端连接所述配置电路单元的输出端，用于接收配置信号；其第三输入端连接所述逻辑控制单元的输出端，用于接收逻辑控制命令；其输出端连接所述列选择器单元的输入端，用于将接收到的数据信号依据控制指令并通过所述列选择器单元向所述存储阵列提供驱动电流脉冲；敏感放大器单元，其第一输入端连接所述配置电路单元的输出端，用于接收配置信号；其第二输入端连接所述逻辑控制单元的输出端，用于接收逻辑控制命令；其第三输入端连接所述列选择器单元的输出端，在读操作时用于接收所述列选择器单元所选择的所述存储阵列中需要读出的数据信号；其输出端连接所述数据缓冲锁存单元的输入端，在读操作时依据逻辑控制指令放大其接收到的数据信号，并将放大后的数据信号输出至数据缓冲锁存单元；配置电路单元，其输入端连接所述配置总线，用于接收从配置总线传送的配置信号；其第一输出端连接所述驱动电路单元的第二输入端，用于依据接收到的配置信号对所述驱动电路单元进行配置，使所述驱动电路单元产生的驱动电流脉冲具有预定的脉宽和脉高，以该配置后的电流脉冲对所述存储阵列操作时其存储单元的高阻和低阻具有一致性；其第二输出端连接所述敏感放大器单元的第一输入端，用于设定和调节该敏感放大器单元参考电压值。...

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡道林，陈后鹏，宋志棠，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：