多功能存储单元、阵列及其制造方法技术

本发明专利技术实施例公开了一种多功能存储单元，包括：半导体衬底；位于半导体衬底上的电荷俘获式存储器，所述电荷俘获式存储器包括存储叠层结构以及在存储叠层结构两侧衬底内的源漏区；位于存储叠层结构一侧的源漏区上的阻变存储器。通过将电荷俘获式存储器和阻变存储器集成在一个存储单元中，可以根据不同的应用环境实现CTM或RRAM两种不同的存储方式，通过制造该存储单元便能提供具有CTM和RRAM两种功能的存储器件，大大降低了存储器产品的制造成本。

【技术实现步骤摘要】

本专利技术涉及半导体存储器件及制造技术，更具体地说，涉及一种。
技术介绍
随着可携式个人设备的流行，非挥发性存储器的需求进一步的增加，目前市场上的非挥发性存储器仍以闪存(Flash)为主流，却正面临着严峻的挑战。为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐转向可以取代闪存的新型非挥发性存储器，多种新型存储器技术得到了发展，其中，电荷俘获式存储器(CTM, Charging TrappingMemory)和阻变存储器(RRAM,Resistive Random Access Memory)是两个具有代表性的研究方向。 CTM采用电荷分立存储技术，利用相互绝缘的存储节点来存储电荷，有效地缓解了隧穿氧化层和数据保持能力之间的矛盾。参考图1，图I为CTM存储器的基本结构，主要包括隧穿层104、存储层105、阻挡层106、栅电极107以及源极102、漏极103，通过处于隧穿层和阻挡层之间的存储层的特性实现电荷存储，例如利用氮化物自身的深能级缺陷作为电荷存储介质，或者利用分离的纳米晶作为电荷存储介质等。由于只有隧穿层中具有漏电通道，只会造成少数存储电荷的流失，大大提高存储器件的电荷保持能力。RRAM的存储原理是建立在阻变材料的可逆阻变特性上，也就是说，阻变材料在电信号下可以在高阻态和低阻态间实现可逆的转变。RRAM的基本结构如图2所示，主要包括衬底201，下电极202、阻变层203和上电极204，通过阻变层的阻变材料的特性实现高低阻态的转变，具有阻变特性的材料例如二元过渡族金属氧化物、固态电解液材料等等。RRAM具有写入电压低、写入擦除时间短、非破坏性读取、结构简单、面积小等优点。但是，目前的存储器只具有单一的存储方式，并没有一种通用的存储器，不可以根据不同的应用环境实现CTM或RRAM不同的存储方式，这样需要分别制造CTM和RRAM产品来满足两种器件的功能，会大大提高存储器产品的制造成本。
技术实现思路
本专利技术实施例提供一种，具有CTM和RRAM两种存储方式，通过制造该存储单元，便能实现CTM或RRAM两种存储方式，降低了制造成本。为实现上述目的，本专利技术实施例提供了如下技术方案一种多功能存储单元，包括半导体衬底；位于半导体衬底上的电荷俘获式存储器，所述电荷俘获式存储器包括存储叠层结构以及在存储叠层结构两侧衬底内的源漏区；位于存储叠层结构一侧的源漏区上的阻变存储器。可选地，在所述源漏区和阻变存储器的下电极之间还包括掺杂氧化层，所述掺杂氧化层具有同源漏区相反的掺杂类型。可选地，所述掺杂氧化层为掺杂的二氧化硅。可选地，所述阻变存储器一侧的源漏区的面积大于另一侧源漏区的面积。此外，在本专利技术的另一个方面，还提供了根据上述存储单元组成的多功能存储阵列，包括M*N个如权利要求1-4中任一项所述的多功能存储单元，每M个所述多功能存储单元组成存储阵列的一行，一共有N行，其中，_6]对于第n行中的多功能存储单元hU—)和U(n,m+1)，与U(n，m)共用阻变存储器一侧的源漏区， U(n, m)与 U(n, m+i) 共用另一侧的源漏区；第n行中的所有共用阻变存储器一侧的源漏区同一条位线BLn电连接；对于第m列上的多功能存储单元Uftl,, .I1^N个电荷俘获式存储器的栅极同一条 第一字线WLm电连接，N个阻变存储器的上电极同一条第二字线WL’ m电连接，其中，M > 0，N>0，且0彡m<M，0彡n<N。此外，在本专利技术的又一个方面，还提供了一种多功能存储装置，包括如上所述的多功能存储阵列，以及第一多路选择器、第二多路选择器、列译码器和行译码器，其中，所述位线同第一多路选择器相连接，所述第一字线和第二字线同第二多路选择器相连接，列译码器连接至第一多路选择器，行译码器连接至第二多路选择器，且第一多路选择器和第二多路选择器同外部读写装置相连接，实现对存储阵列内的不同存储器的选择。此外，本专利技术实施例还公开了，一种多功能存储单元的制造方法，包括提供半导体衬底；在所述半导体衬底上形成电荷俘获式存储器，所述电荷俘获式存储器包括存储叠层结构以及在存储叠层结构两侧衬底内的源漏区；在位于叠层结构一侧的源漏区上形成阻变存储器。优选地，在形成电荷俘获式存储器的源漏区之后，形成阻变存储器下电极之前，还包括步骤在所述叠层结构一侧的源漏区上形成掺杂氧化层，所述掺杂氧化层具有同源漏区相反的掺杂类型。优选地，所述掺杂氧化层为掺杂的二氧化硅。优选地，所述阻变存储器一侧的源漏区的面积大于另一侧源漏区的面积。与现有技术相比，上述技术方案具有以下优点本专利技术实施例的，通过半导体衬底上的电荷俘获式存储器，以及电荷俘获式存储器的源区上的阻变存储器，将电荷俘获式存储器和阻变存储器集成在一个存储单元中，可以根据不同的应用环境实现CTM或RRAM两种不同的存储方式，通过制造该存储单元便能提供具有CTM和RRAM两种功能的存储器件，大大降低了存储器产品的制造成本。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图I为电荷俘获式存储器的基本结构的示意图2为阻变存储器的基本结构的示意图；图3为根据本专利技术实施例的多功能存储单元的结构示意图；图4为根据本专利技术实施例的多功能存储单元阵列的示意图；图5为根据本专利技术实施例的多功能存储装置的示意图； 图6为根据本专利技术实施例的多功能存储装置的操作流程图；图7-18图为根据本专利技术实施例的多功能存储单元制造过程的示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
部分所述，传统的存储器只具有单一的存储方式，需要分别制造CTM和RRAM产品来满足两种器件的功能的需求，会大大提高存储器产品的制造成本。为此，本专利技术提供了一种多功能存储单元，可以同时满足CTM和RRAM两种器件的功能的需求，降低制造成本。参考图3，所述多功能存储单元包括半导体衬底300 ；半导体衬底300上的电荷俘获式存储器310，所述电荷俘获式存储器310包括存储叠层结构309以及在存储叠层结构309两侧衬底内的源漏区306、307 ；位于存储叠层结构309 —侧的源漏区306上的阻变存储器320。其中，在一个实施例中，所述半导体衬底300为Si衬底，在其他实施例中，所述半导体衬底还可以包括但不限于其他元素半导体或化合物半导体，如硅锗(SiGe)、碳化硅、砷化镓、砷化铟或磷化铟。根据现有技术公知的设计要求(例如P型衬底或者n型衬底)，衬底300可以包括各种掺杂配置。此外，衬底中还可以包括其他器件。其中，所述电荷俘获式存储器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多功能存储单元，其特征在于，包括 半导体衬底； 位于半导体衬底上的电荷俘获式存储器，所述电荷俘获式存储器包括存储叠层结构以及在存储叠层结构两侧衬底内的源漏区； 位于存储叠层结构一侧的源漏区上的阻变存储器。2.根据权利要求I所述的多功能存储单元，其特征在于，在所述源漏区和阻变存储器的下电极之间还包括掺杂氧化层，所述掺杂氧化层具有同源漏区相反的掺杂类型。3.根据权利要求2所述的多功能存储单元，其特征在于，所述掺杂氧化层为掺杂的二氧化硅。4.根据权利要求1-3中任一项所述的多功能存储单元，其特征在于，所述阻变存储器一侧的源漏区的面积大于另一侧源漏区的面积。5.一种多功能存储阵列，包括M*N个如权利要求1-4中任一项所述的多功能存储单元，每M个所述多功能存储单元组成存储阵列的一行，一共有N行，其中， 对于第η行中的多功能存储单元Ufcn)、U(n,m)和U(n,m+1)，与U(n，m)共用阻变存储器一侧的源漏区， U(n, m)与 U(n, m+i) 共用另一侧的源漏区； 第η行中的所有共用阻变存储器一侧的源漏区同一条位线BLn电连接； 对于第m列上的多功能存储单兀Uto,Lnm),N个电荷俘获式存储器的栅极同一条第一字线WLm电连接，N个阻变存储器的上电极同一条第二字...

【专利技术属性】
技术研发人员：刘明，许中广，霍宗亮，谢常青，龙世兵，张满红，李冬梅，王琴，刘璟，朱晨昕，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：