本发明专利技术提供一种半导体存储装置。在具有分层位线结构的SRAM(静态随机存取存储器)中，利用对与存储器单元相连的局部位线(LBL/NLBL)进行预充电的P沟道晶体管(10a、10b)、栅极与局部位线相连且漏极与全局位线(GBL/NGBL)相连的P沟道晶体管(8a、8b)、和栅极与全局位线相连且漏极与局部位线相连的N沟道晶体管(9a、9b)来构成局部SA(读出放大器)电路(2)。由此，无需细致的定时控制就能实现写入时的向非选择存储单元的恢复动作，并且也能实现基于反馈功能的读出动作的高速化，且也能达成节省面积化。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储装置，尤其涉及在防止数据写入时的非选择存储单元的数据破坏的同时降低了构成元件数的半导体存储装置。
技术介绍
在以往的SRAM(静态随机存取存储器)中存在下述问题由于构成存储器单元的晶体管的微细化而使晶体管特性的偏差变大，在存储器动作中所保持的存储器单元数据会被破坏。作为防止读出动作时的数据破坏的方法，有将位线划分成写入用和读出用的技术。另外，作为防止写入动作时的非选择存储单元的数据破坏的方法，有对从非选择存储单元读出的数据进行返写、恢复或回写(writeback)的技术(参照专利文献I以及2)。另一方面，还公知下述技术将与存储器单元有直接关系的局部(local)位线设定得较短，使用针对每条局部位线设定了局部SA(读出放大器，sense amplifier)电路的分层位线结构(参照专利文献3以及非专利文献I)。在先技术文献专利文献专利文献I :日本特开2007-4888号公报专利文献2 :国际公开第2008/032549号专利文献3 日本特开2000-207886号公报非专利文献非专利文献I K. Takeda, et al. , " Multi-step Word-line ControlTechnologyin Hierarchical Cell Architecture for Scaled-down High-densitySRAMs ",Technical Digest of Technical Papers,2010Symposium on VLSICircuits,pp. 101-102.
技术实现思路
专利技术要解决的技术问题在以上述以往的分层位线结构所配置的局部SA电路中，在为单端型(参照专利文献3)的情况下，每一条位线需要22个元件，即便在为交叉耦合型(参照非专利文献I)的情况下，每一条位线也需要8个元件，故存在SRAM的面积开销大这一问题。本专利技术正是为了解决上述问题而提出的，其目的在于提供一种在防止存储器单元的数据破坏的同时降低了 SA电路的构成元件数的半导体存储装置。用于解决技术问题的技术方案为了解决上述问题，本专利技术在具备构成一对信号线的第I以及第2信号线、构成另一对信号线的第3以及第4信号线、与所述第I以及第2信号线连接的存储器单元、和介于所述第I以及第2信号线与所述第3以及第4信号线之间的SA电路的半导体存储装置中，利用6元件的晶体管来构成所述SA电路。即所述SA电路具备第I导电型的第I晶体管，具有与预充电信号连接的栅极、与第I电源电位连接的源极、和与所述第I信号线连接的漏极；第I导电型的第2晶体管，具有与所述预充电信号连接的栅极、与所述第I电源电位连接的源极、和与所述第2信号线连接的漏极;第I导电型的第3晶体管，具有与所述第I信号线连接的栅极、与所述第I电源电位连接的源极、和与所述第3信号线连接的漏极；第I导电型的第4晶体管，具有与所述第2信号线连接的栅极、与所述第I电源电位连接的源极、和与所述第4信号线连接的漏极；第2导电型的第5晶体管，具有与所述第3信号线连接的栅极、与第2电源电位连接的源极、和与所述第I信号线连接的漏极；和第2导电型的第6晶体管，具有与所述第4信号线连接的栅极、与所述第2电源电位连接的源极、和与所述第2信号线连接的漏极。另外，根据另一观点，本专利技术在具备存储器单元、与所述存储器单元相连的位线、和与所述位线相连的SA电路的半导体存储装置中，所述SA电路为单端构成、且具备向所述位线回写从所述存储器单元读出的数据的功能，并且利用向所述位线回写数据的功能来实现向所述存储器单元的数据写入动作。专利技术效果 根据本专利技术，由于具备无需细致的定时控制就能向存储器单元回写写入动作时的非选择存储单元的数据这一功能，因此能够实现在防止存储器单元的数据破坏的同时降低了 SA电路的构成元件数的半导体存储装置。附图说明图I是表示本专利技术的实施方式I中的半导体存储装置的主要构成的框图。图2是表示图I中的存储器单元的详细构成例的电路图。图3是表示图I中的局部SA电路的详细构成例的电路图。图4是表示本专利技术的实施方式I中的半导体存储装置的主要动作的时序图。图5是表示本专利技术的实施方式2中的半导体存储装置的主要构成的框图。图6是表示图5中的存储器单元的详细构成例的电路图。图7是表示本专利技术的实施方式2中的半导体存储装置的主要动作的时序图。图8是表示本专利技术的实施方式3中的半导体存储装置的主要构成的框图。图9是表示图8中的局部SA电路的详细构成例的电路图。图10是表示本专利技术的实施方式4中的半导体存储装置的主要构成的框图。图11是表示图10中的局部SA电路的详细构成例的电路图。具体实施例方式以下，基于附图来详细说明本专利技术的实施方式。其中，在以下的各实施方式中，对具有与其他实施方式同样的功能的构成要素赋予同一符号，并省略其说明。《实施方式I》图I是表示本专利技术的实施方式I中的半导体存储装置的主要构成的框图。图I的半导体存储装置具备存储器单元(MC)I ;存储器单元I被配置成矩阵状的存储器单元阵列3 ;对存储器单元I的数据的输入输出进行控制的字线WL〈0> WL〈3> ;用于选择并激活字线的行解码器5 ;局部SA电路2 ;按照将存储器单元I和局部SA电路2相连的方式分别构成一对信号线的局部位线LBL〈0>/NLBL〈0> LBL〈3>/NLBL〈3> ;用于对局部SA电路2的预充电信号PC〈0> PC〈1>进行控制的局部SA控制电路6 ;与局部SA电路2相连并分别构成一对信号线的全局位线GBL〈0>/NGBL〈0>以及GBL〈1>/NGBL〈1> ;具备能够对全局位线GBL<0>/NGBL<0>以及GBL〈1>/NGBL〈1>的任意一方的信号进行选择的功能的接口(IF)电路7;与IF电路7相连的时钟信号CLK、数据输入信号DI以及数据输出信号DO。此外，在图I中，为了简化附图，仅示出8个存储器单元1，但是存储器单元I的个数是任意的。另外，字线的个数、局部位线的个数、全局位线的个数也分别是任意的。尤其是，图I示出具有与以固有的单位被配置的存储器单元I直接相连且布线长度短的局部位线LBL〈0>/NLBL〈0> LBL〈3>/NLBL〈3>、和按照通过局部SA电路2之后与所有的局部位线相连的方式被配置在存储器单元阵列3上且布线长度长的全局位线GBL〈0>/NGBL<0>以及GBL〈1>/NGBL〈1>的、分层位线结构的半导体存储装置。图2是表示图I中的存储器单元I的详细构成例的电路图。如图2所示，存储器单元I由第I单元晶体管21a、第2单元晶体管21b、第3单元晶体管22a、第4单元晶体管 22b、第5单元晶体管23a和第6单元晶体管23b而构成。第I单元晶体管21a为具有与VDD电位连接的源极、与第I存储节点连接的漏极、和与第2存储节点连接的栅极的P沟道晶体管。第2单元晶体管21b为具有与VDD电位连接的源极、与第2存储节点连接的漏极、和与第I存储节点连接的栅极的P沟道晶体管。第3单元晶体管22a为具有与VSS电位连接的源极、与第本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：黑田直喜，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：
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