本发明专利技术提供静态随机存取存储器装置及其存取方法，其中静态随机存取存储器装置包括：存储器单元，耦接于读字线、写字线、读位线、写位线及互补写位线；以及复用单元，耦接于读位线、写位线及互补写位线，当来自数据驱动器的输入信号未选择存储器单元以写入而读字线被触发时，将第一逻辑电压和第二逻辑电压分别应用至写位线与互补写位线，其中第一逻辑电压和第二逻辑电压代表来自存储器单元中储存的逻辑状态，且第一逻辑电压与第二逻辑电压相反。通过利用字线驱动单元首先触发读字线，继而触发写字线，从而使得存储器单元中的逻辑状态不会因半导体工艺的改变而失真。
【技术实现步骤摘要】
本专利技术有关于静态随机存取存储器，尤其涉及能够防止产生稳定性问题的静态随机存取存储器，例如防止写操作时产生静态噪声容限(noise margin)问题。
技术介绍
当前在半导体和电子エ业中倾向于制作更小、更快且消耗更少电力的存储器装置。这些倾向的ー个原因是生产相对更小巧且便携的个人装置有赖于电池电力。此外，为了更小巧且便携，个人装置也需要増加内存及更强的计算能力与更快的计算速度。鉴于所有这些倾向，在エ业中有ー个不断増加的要求，即要求利用更小巧、更快且更低电力功耗的存储器単元和晶体管提供存储器装置的核心功能。例如半导体存储器可以划分为易失性随机存取存储器(Rand om Access Memories, RAM)或非易失性只读存储器(Read Onl y Memories, ROM),其中RAM可以是静态随机存取存储器(SR AM)或动态随机存取存储器(DRAM)，主要不同在于它们存储位状态(state)的方式。举例来说，对于ー个SRAM，每个存储器单元包括实现双稳锁存器(bistable latch)的基于晶体管(transistor-based)的电路,双稳锁存器有赖于晶体管増益及正反馈(例如加強)以便其能够只假设两个可能的状态中的ー个，也就是开(状态I)或关(状态2)。仅能通过利用电压或其它外部刺激(stimuli)程序化锁存器或引发(induce)锁存器从ー个状态改变为另ー个状态。由于写入到存储器単元中的状态将被保留直到对存储器単元再程序化，因此这样的措施可以满足存储器単元的需要。另ー方面，DRAM实现ー电容器，充电或放电该电容器以储存单元的开(状态I)或关(状态2)。然而随着电容器放电，必须周期性地更新DRAM。并且，一般来说，双稳锁存器在两个状态之间的切换比对电容器充电或放电所花费的时间快得多。SRAM是可以满足特定应用类型的ー种存储器类型。
技术实现思路
为了解决存储器単元的逻辑状态因半导体エ艺改变而产生稳定性的问题，本专利技术提出。本专利技术还掲示了一种静态随机存取存储器装置，包括存储器単元，耦接于读字线、写字线、读位线、写位线及互补写位线；以及复用単元，耦接于所述读位线、所述写位线及所述互补写位线，当来自数据驱动器的输入信号未选择所述存储器单元以写入而所述读字线被触发时，将第一逻辑电压和第二逻辑电压分别应用至所述写位线与所述互补写位线，其中所述第一逻辑电压和所述第二逻辑电压代表来自所述存储器単元中储存的逻辑状态，其中所述第一逻辑电压与所述第二逻辑电压相反。本专利技术还掲示了一种静态随机存取存储器装置的存取方法，其中所述静态随机存取存储器装置包括存储器単元，所述存储器単元耦接于读字线、写字线、读位线、写位线及互补写位线，所述方法包括在第一时间间隔内触发所述读字线；在所述第ー时间间隔内，将第一逻辑电压与第二逻辑电压分别应用至所述写位线与所述互补写位线，其中所述第一逻辑电压与所述第二逻辑电压代表来自数据驱动器的输入信号；以及在所述第一时间间隔内触发所述写字线，以将所述写位线上的所述第一逻辑电压与所述互补写位线上的所述第ニ逻辑电压写入所述存储器単元。通过利用字线驱动单元首先触发读字线，继而触发写字线，从而使得存储器単元中的逻辑状态不会因半导体エ艺的改变而失真。附图说明图I是SRAM的一个实施例的示意图。图2是SRAM的另ー个实施例的图示。图3是根据本专利技术说明SRAM的读周期的时序图。 图4是根据本专利技术说明SRAM的写周期的时序图。图5是SRAM的另ー个实施例的示意图。图6是SRAM的另ー个实施例的示意图。具体实施例方式说明书后续描述为实施本专利技术的较佳实施方式，但是该描述为说明本专利技术之一般原则为目的，并非用以限定本专利技术的范围。本专利技术的保护范围当视前附权利要求所界定者为准。图I是SRAM 100A的一个实施例的示意图，SRAM 100A主要包括存储器单元BCl和BC2、写位线(bit line)WBLl和WBL2、互补(complementary)写位线_11和ゅ7〗/.2、读位线RBLl和RBL2、读字线RWL、写字线WffL及字线驱动单元10。每个存储器单元BCl (也称第一存储器単元)和存储器単元BC2(也称第二存储器単元)能够储存一位的逻辑状态，其中存储器单元BCl包括晶体管Mf M8，存储器単元BC2包括晶体管M9 M16，且存储器単元BCl和BC2还可作为8T SRAM存储器单元。晶体管Ml包括第一端、第二端及控制端，其中第一端耦接于写位线WBLl(也称第一写位线)，第二端耦接于节点NI，控制端耦接于写字线WWL。晶体管M2包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于节点NI，控制端耦接于节点N2。晶体管M3包括第一端、第二端及控制端，其中第一端耦接于节点NI，第二端耦接于接地电压Gnd,控制端I禹接于节点N2。晶体管M4包括弟一端、弟_■端及控制端，其中弟一端I禹接于电源电压Vdd，第二端耦接于节点N2，控制端耦接于节点NI。晶体管M5包括第一端、第二端及控制端，其中第一端耦接于节点N2，第二端耦接于接地电压Gnd，控制端耦接于节点NI。晶体管M6包括第一端、第二端及控制端，其中第一端耦接于节点N2，第二端耦接于互补写位线_ (也称第一互补写位线)，控制端耦接于写字线WWL。连接晶体管M2 M5实施ー锁存器以储存一位的状态。晶体管M7包括第一端、弟~■端及控制端，其中弟一端f禹接于晶体管M8,弟_■端I禹接于接地电压Gnd,控制端I禹接于节点N2。晶体管M8包括第一端、第二端及控制端，其中第一端耦接于读位线RBLl (也称第一读位线)，第二端耦接于晶体管M7，控制端耦接于读字线RWL。例如，晶体管M2和M3实现一反相器(inverter)，晶体管M4和M5实现另一反相器，且晶体管M2 M5可作为锁存器。晶体管M9包括第一端、第二端及控制端，其中第一端耦接于写位线WBL2(也称第ニ写位线)，第二端耦接于节点N3，控制端耦接于写字线WWL。晶体管MlO包括第一端、第~■端及控制端，其中弟一端f禹接于电源电压Vdd,弟_■端I禹接于节点N3,控制端I禹接于节点N4。晶体管Mll包括第一端、第二端及控制端，其中第一端耦接于节点N3，第二端耦接于接地电压Gnd,控制端I禹接于节点N4。晶体管Ml2包括弟一端、弟_■端及控制端，其中弟一端耦接于电源电压Vdd，第二端耦接于节点N4，控制端耦接于节点N3。晶体管M13包括第一端、第二端及控制端，其中第一端耦接于节点N4，第二端耦接于接地电压Gnd，控制端耦接于节点N3。晶体管M14包括第一端、第二端及控制端，其中第一端耦接于节点N4，第二端耦接于互补写位线^ZI (也称第二互补写位线)，控制端耦接于写字线WWL。连接晶体管Μ1(ΓΜ13实施ー锁存器以储存一位的状态。晶体管Μ15包括第一端、弟~■端及控制端，其中弟一端f禹接于晶体管M16,弟_■端I禹接于接地电压Gnd,控制端奉禹接于节点N4。晶体管M16包括第一端、第二端及控制端，其中第一端耦接于读位线RBL2 (也 称第二读位线)，第二端耦接于晶体管M15，控制端耦接于读字线RWL。例如，晶体管MlO和Mll实现一反相器，晶体管M12和M13实现另一反相器，且晶体管Μ1本文档来自技高网...
【技术保护点】
一种静态随机存取存储器装置，其特征在于，包括：存储器单元，耦接于读字线、写字线、读位线、写位线及互补写位线；以及复用单元，耦接于所述读位线、所述写位线及所述互补写位线，当来自数据驱动器的输入信号未选择所述存储器单元以写入而所述读字线被触发时，将第一逻辑电压和第二逻辑电压分别应用至所述写位线与所述互补写位线，其中所述第一逻辑电压和所述第二逻辑电压代表来自所述存储器单元中储存的逻辑状态，且所述第一逻辑电压与所述第二逻辑电压相反。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：王嘉维，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：
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