半导体存储装置制造方法及图纸

本发明专利技术提供一种半导体存储装置。晶体管(TP0)具有与电源节点连接的源极、与局部位线(104)连接的漏极、以及与写入全局位线(107)连接的栅极。晶体管(TP1)具有与电源节点连接的源极、与局部位线(105)连接的漏极、以及与写入全局位线(106)连接的栅极。晶体管(TN0)具有与写入全局位线(106)连接的源极、与局部位线(104)连接的漏极、以及被提供控制信号(PASS)的栅极。晶体管(TN1)具有与写入全局位线(107)连接的源极、与局部位线(105)连接的漏极、以及被提供控制信号(PASS)的栅极。读出电路(112)与局部位线(104、105)和读出全局位线(108、109)连接。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储装置，特别涉及位线经由晶体管被分层化的半导体存储装置。
技术介绍
近年来,搭载于SOC(System On Chip)的存储器倾向于大容量化和高速化。伴随存储器容量的大容量化，与位线连接的存储器单元的数目也增加。由此，位线的负载电容(load capacitance)增加,会妨碍高速化。因此,为了削减位线电容，已知如下分层位线(hierarchical bit line)技术,即,将位线分割为多个组(bank),将组内的存储器单元与局部位线(local bit line)连接,将局部位线经由晶体管与全局位线(global bit line) 连接(例如，专利文献I)。如专利文献I的图3所示，在专利文献I的半导体存储装置中，位线由用于连接多个存储器单元的一对第一以及第二局部位线、和用于将输入输出数据传送至一对第一以及第二局部位线的一对第一以及第二全局位线按照分层的方式构成。将第一以及第二全局位线与用于执行读出动作以及写入动作的读出放大器(sense amplifier)连接。通过第一传送晶体管来连接第一局部位线和第一全局位线,并通过第二传送晶体管来连接第二局部位线和第二全局位线。进一步地，在专利文献I的半导体存储装置中设置有第一以及第二写入晶体管。 第一写入晶体管具有被提供写入控制信号的源极、与第一局部位线连接的漏极、以及与第二全局位线连接的栅极。第二写入晶体管具有被提供写入控制信号的源极、与第二局部位线连接的漏极、以及与第一全局位线连接的栅极。[写入动作]接着，说明专利文献I的半导体存储装置的写入动作。在写入动作的情况下，写入数据通过读出放大器而传递至第一以及第二全局位线。由此，第一以及第二全局位线中的任意一方的电压电平从高电平变化为低电平。响应于全局位线的电压变化，第一以及第二写入晶体管中的任意一方从导通状态切换为截止状态。之后，写入控制信号从高电平变化为低电平，通过第一以及第二写入晶体管中被切换为导通状态的写入晶体管，第一以及第二局部位线中的任意一方的电压电平从高电平变化为低电平。在第一以及第二局部位线中出现写入数据的定时的前后，字线控制信号从低电平变化为高电平，按照第一以及第二局部位线的电压电平而将数据写入存储器单元中。[读出动作]接着，说明专利文献I的半导体存储装置的读出动作。在读出动作的情况下，字线控制信号从低电平变化为高电平。由此，从存储器单元中读出数据，第一以及第二局部位线中的任意一方的电压电平从高电平变化为低电平。接着，第一以及第二传送晶体管从截止状态成为导通状态，第一以及第二局部位线的电压电平分别传播至第一以及第二全局位线。在第一以及第二全局位线的电位差达到一定值后，读出放大器起动。这样，读出存储在存 储器单元中的数据。在先技术文献专利文献专利文献I :美国专利第7，480，189号说明书专利技术概要专利技术要解决的课题但是，在专利文献I的半导体存储装置中，缩短从输入写入数据开始至对存储单元的写入结束为止的时间(写入时间)较为困难。其理由如下。在写入动作的情况下，直至写入数据传播至第一以及第二全局位线为止，第一以及第二全局位线被预充电至高电平。该情况下，由于第一以及第二写入晶体管为导通状态，所以通过写入控制信号而使第一以及第二局部位线均衡(equalized)。因此，在直至第一以及第二全局位线的电压电平的状态确定为止，都不能将写入控制信号从高电平切换为低电平。由此，写入数据的建立时间(setup time)(从输入写入数据开始直至第一以及第二全局位线的电压电平确定为止的时间)越长，将写入控制信号从高电平切换为低电平的定时以及将字线控制信号从低电平切换为高电平的定时越延迟，其结果是，写入动作的周期时间(cycle time)会增大。此外，在专利文献I的半导体存储装置中，缩短从将字线控制信号从低电平变化为高电平开始直至第一以及第二全局位线的电位差达到一定值为止的时间(读出时间)较为困难。其理由如下。第一，在读出动作的情况下，第一以及第二局部位线的电压电平的变化通过第一以及第二传送晶体管而传播至第一以及第二全局位线。因此，由于第一以及第二全局位线由尺寸比较小的存储器单元的晶体管驱动，所以提高第一以及第二全局位线的电压电平的变化速度较为困难。第二，在读出动作的情况下，第一以及第二全局位线被预充电至高电平。由此，由于第一以及第二写入晶体管为导通状态，所以第一以及第二局部位线与传递写入控制信号的布线连接。因此，由于在第一以及第二局部位线上被施加提供写入控制信号的布线的负载电容，所以提高第一以及第二局部位线的电压电平的变化速度较为困难。第三，由于将第一以及第二全局位线与多个组的写入晶体管的栅极连接，所以第一以及第二全局位线的负载电容较大。由此，提高第一以及第二全局位线的电压电平的变化速度较为困难。进一步地，削减专利文献I的半导体存储装置的电路面积较为困难。其理由如下。由于第一以及第二传送晶体管由PMOS晶体管构成，所以在读出动作的情况下，第一以及第二全局位线的电压电平不会比“ VDD-Vthp ”低。其中，“ VDD ”表示电源电压，“ VDD-Vthp ”表示传送晶体管(PM0S晶体管)开始成为导通状态时的栅极电压。由此，由于为了放大第一以及第二全局位线的电位差而设置读出放大器，所以半导体存储装置的电路面积会增大。此外，在专利文献I的半导体存储装置中，降低消耗功率较为困难。其理由如下。第一，在读出动作的情况下，在从使字线控制信号从低电平变化为高电平开始直至第一以及第二全局位线中的任意一方的电压电平从高电平变化为低电平为止的过程中，在第一以及第二局部位线中的任意一方的电压电平下降达到“VDD-Vthn”后，从该局部位线向另一方的局部位线(高电平状态的局部位线)开始放电。进一步地，从电压电平达到“VDD-Vthn”的局部位线，通过第一或第二传送晶体管，向传递写入控制信号的布线(高电平状态的布线)开始放电。其中，“Vthn”表示NMOS晶体管开始成为导通状态时的栅极电压。此外，通过这样的放电，高电平状态的局部位线的电压电平恐怕会成为低电平(即，存储器单元的数据会被破坏)。第二，在写入控制信号为高电平的情况下，在存储器单元的驱动晶体管和将写入控制信号驱动为高电平的PMOS晶体管之间会产生贯通电流。这样，功率会由于无用的充放电和贯通电流而消耗。
技术实现思路
因此，本专利技术鉴于以往的问题点，其目的在于，提供一种能够实现写入时间的缩短、读出时间的缩短、电路面积的削减、以及消耗功率的降低的半导体存储装置。用于解决课题的手段按照本专利技术的一个方式，半导体存储装置包括多个存储器单元；连接上述多个存储器单元的一对第一以及第二局部位线；一对第一以及第二写入全局位线；一对第一以 及第二读出全局位线；第一写入晶体管，其具有与被提供电源电压的电源节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极；第二写入晶体管，其具有与上述电源节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极；第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极；第四写入晶体管，其具有与上述第二写入全局位线连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.05.17 JP 2010-1134941.一种半导体存储装置，包括 多个存储器单元； 连接上述多个存储器单元的一对第一以及第二局部位线； 一对第一以及第二写入全局位线； 一对第一以及第二读出全局位线； 第一写入晶体管，其具有与被提供电源电压的电源节点连接的源极、与上述第一局部位线连接的漏极、以及与上述第二写入全局位线连接的栅极； 第二写入晶体管，其具有与上述电源节点连接的源极、与上述第二局部位线连接的漏极、以及与上述第一写入全局位线连接的栅极； 第三写入晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一局部位线连接的漏极、以及被提供第一控制信号的栅极； 第四写入晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二局部位线连接的漏极、以及被提供上述第一控制信号的栅极； 预充电电路，其与上述第一以及第二局部位线连接； 写入驱动器，其控制上述第一以及第二写入全局位线；以及 读出电路，其与上述第一以及第二局部位线和上述一对第一以及第二读出全局位线连接。2.根据权利要求I所述的半导体存储装置，其特征在于， 上述读出电路包括 控制晶体管，其具有与上述电源节点连接的源极、与电源控制节点连接的漏极、以及被提供上述第一控制信号的栅极； 第一读出晶体管，其具有与上述电源控制节点连接的源极、与上述第一读出全局位线连接的漏极、以及与上述第一局部位线连接的栅极；以及 第二读出晶体管，其具有与上述电源控制节点连接的源极、与上述第二读出全局位线连接的漏极、以及与上述第二局部位线连接的栅极。3.根据权利要求2所述的半导体存储装置，其特征在于， 上述预充电电路，在预充电动作的情况下，对上述第一以及第二局部位线进行预充电，在写入动作以及读出动作的情况下，解除上述第一以及第二局部位线的预充电， 上述第一控制信号是用于进行如下设定的信号在上述预充电动作以及上述读出动作的情况下，将上述第三以及第四写入晶体管设定为截止状态，并且将上述控制晶体管设定为导通状态，在上述写入动作的情况下，将上述第三以及第四写入晶体管设定为导通状态，并且将上述控制晶体管设定为截止状态， 上述写入驱动器，在上述预充电动作以及上述读出动作的情况下，设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管成为截止状态，在上述写入动作的情况下，根据写入数据来设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管中的任意一方成为导通状态。4.根据权利要求I所述的半导体存储装置，其特征在于， 上述读出电路包括 第一读出晶体管，其具有与上述第一写入全局位线连接的源极、与上述第一读出全局位线连接的漏极、以及与上述第一局部位线连接的栅极；以及 第二读出晶体管，其具有与上述第二写入全局位线连接的源极、与上述第二读出全局位线连接的漏极、以及与上述第二局部位线连接的栅极。5.根据权利要求4所述的半导体存储装置，其特征在于， 上述预充电电路，在预充电动作的情况下，对上述第一以及第二局部位线进行预充电，在写入动作以及读出动作的情况下，解除上述第一以及第二局部位线的预充电， 上述第一控制信号是用于进行如下设定的信号在上述预充电动作以及上述读出动作的情况下，将上述第三以及第四写入晶体管设定为截止状态，在上述写入动作的情况下，将上述第三以及第四写入晶体管设定为导通状态， 上述写入驱动器，在上述预充电动作以及上述读出动作的情况下，设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管成为截止状态，在上述写入动作的情况下，根据写入数据来设定上述第一以及第二写入全局位线的电压电平，以使上述第一以及第二写入晶体管中的任意一方成为导通状态。6.一种半导体存储装置，包括 ...

【专利技术属性】
技术研发人员：小池刚，中井洋次，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：