减小存储器沟道与浮置栅极耦合的数据状态相关沟道升压制造技术

在编程操作中，在被选字线上的被选存储元件被编程而在该被选字线上的未被选存储元件通过沟道升压被禁止编程。为提供充分但不过高的升压电平，可基于未被选存储元件的数据状态设置升压的量。能够为较低的数据状态提供较大量的升压，较低的数据状态代表较低阈值电压，因而更易受编程干扰的影响。可针对多个数据状态的各组使用共同升压方案。可通过调整用于沟道预充电操作及用于施加给字线的通过电压的电压幅度和时间而设置升压的量。在一种方法中，可使用未被选字线上的步进通过电压，以使用被选数据状态来调整沟道的升压。

【技术实现步骤摘要】
【国外来华专利技术】
本技术涉及非易失性存储器。
技术介绍
半导体存储器变得越来越普遍地用于各种电子设备中。例如，将非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备以及其它设备中。电可擦除可编程只读存储器(EEPROM)及闪速存储器属于最流行的非易失性半导体存储器。闪速存储器也是EEPROM类型，相比于传统的完全特征化EEPR0M，对于闪速存储器，整个存储器阵列的内容或者存储器一部分的内容可在一个步骤中擦除。传统EEPROM和闪速存储器都使用半导体衬底中位于沟道区上方并与该沟道区绝缘的浮置栅极。该浮置栅极位于源极区和漏极区之间。在浮置栅极上设置控制栅极并与其绝缘。如此形成的晶体管的阈值电压(Vth)由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间传导之前必须施加给控制栅极的最小电压量，由浮置栅极上的电荷电平控制。一些EEPROM及闪速存储器设备具有带有浮置栅极的存储元件或存储单元，该浮置栅极用于存储两个程度的电荷，因此，存储元件可在两个状态(例如，已擦除状态和已编程状态)之间编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储元件可存储一位数据。多状态(也称为多电平)闪速存储器设备通过识别多个不同的允许/有效的已编程阈值电压范围来实现。每个不同的阈值电压范围与存储器设备中编码的数据位集合的预定值对应。例如，每个存储元件在其可处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。通常，在编程操作期间施加给控制栅极的编程电压Vpgm是作为幅度随时间增加的一连串脉冲而施加的。编程电压可施加给被选字线。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长，例如0. 2-0. 4V。Vpgm可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组存储元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可针对元件的每个状态执行验证步骤，以确定该元件是否达到其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储元件可能需要针对三个比较点执行验证操作。而且，当对EEPROM或闪速存储器设备(例如，在NAND串中的NAND闪速存储器设备)编程时，通常Vpgm被施加给控制栅极并且位线被接地，这致使来自存储元件的沟道的电子被注入到浮置栅极中。当电子在浮置栅极中聚集时，浮置栅极变为带负电并且存储元件的阈值电压升高，以使得认为其处于已编程状态。然而，随着存储器设备尺寸的缩小，存储器设备中的电磁耦合效应变得越来越重要。附图说明图Ia是NAND串的俯视图。图Ib是NAND串的等效电路图。图2是NAND串的横截面图。图3是示出三个NAND串的电路图。图4是NAND闪速存储器存储元件阵列的框图。图5是使用单行/列解码器及读/写电路的非易失性存储器系统的框图。图6是示出感测块的一个实施例的框图。图7a示出阈值电压分布的示例集合。图7b示出阈值电压分布的示例集合以及双趟次编程。图8示出在编程操作期间施加给被选字线的一连串编程和验证脉冲。图9示出存储元件集合的多趟次编程操作。图10示出表示沟道与浮置栅极耦合及浮置栅极与浮置栅极耦合的NAND串的横截面图。图11示出在为被锁闭存储元件根据它们的数据状态使用不同升压(boosting)方案时对被选存储元件编程的过程。图12示出为相应位线使用数据锁存器。图13a_f示出允许被锁E状态存储元件与被锁A、B及C状态存储元件区分开的示例性锁存器值。图14不出第一升压技术。图15a示出随通过电压(pass voltage)而变的沟道升压电压。图15b示出使用数据状态无关的升压技术时，随通过电压而变的阈值电压分布的扩宽。图15c示出使用数据状态无关的升压技术时，随通过电压而变的阈值电压分布的览度。图16a示出关于全位线(All Bit Line, ABL)存储器体系结构将存储器阵列组织成块的示例。图16b示出第二沟道升压技术。图17不出第二沟道升压技术。图18示出第四沟道升压技术。具体实施例方式提供了一种使沟道升压优化以抵消电磁耦合效应的方法及非易失性存储系统。在编程操作期间，通过对关联的衬底沟道区进行升压，可禁止先前已完成到目标数据状态的编程的未被选存储元件被进一步编程。重要的是使用适量的升压。如果升压太低，则被禁存储元件可能受到程序干扰，其中，其阈值电压升高至下一个更高数据状态，或者升高至存储元件无法被准确读取的电平。另一方面，如果升压太高，则电磁耦合效应可能过高地升高被选存储元件的阈值电压，导致阈值电压分布的不期望扩宽。已确定能够根据未被选存储元件的数据状态定制沟道升压电平，使得为一个或多个较低数据状态提供较高升压电平，而为一个或多个较高数据状态提供较低升压电平。在施加通过电压之前的时间段期间，和/或在施加通过电压时的时间段期间，使用用于位线、漏极侧选择栅极和/或漏极侧伪存储元件的特定电压来提供不同沟道升压方案。适当存储器系统的一个示例使用NAND闪速存储器结构，该结构在两个选择栅极之间串联布置多个晶体管。串联的晶体管及选择栅极被称为NAND串。图Ia是示出一个NAND串90的俯视图。图Ib是该NAND串90的等效电路。示出的NAND串包括四个晶体管100、102、104和106，其串联且夹在第一选择栅极120和第二选择栅极122之间。选择栅极120将NAND串连接至位线126。选择栅极122将NAND串连接至源线128。通过分别向控制栅极120CG和122CG施加合适的电压可控制选择栅极120和122。晶体管100、102、104和106中的每个均具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG、102CG、104CG和106CG分别连接至字线WL3、WL2、WLl和WL0。在一个实施例中，晶体管100、102、104和106均为存储器单元。在其它实施例中，存储器单元可包括多 个晶体管或者可与示出的不同。选择栅极120和122分别连接至漏极侧选择线SGD和源极侧选择线SGS。图2提供上述NAND串的横截面图。NAND串的晶体管形成在p阱区140中。而该p阱区可在P型衬底144的n阱区142内。每个晶体管包括堆叠栅极结构，该堆叠栅极结构包括控制栅极(100CG、102CG、104CG 和 106CG)及浮置栅极(100FG、102FG、104FG 和 106FG)。浮置栅极被形成于氧化物或其它介电薄膜顶部的P阱的表面上。控制栅极在浮置栅极上方，其中内部多晶硅电介质层将控制栅极与浮置栅极分离。存储器单元(100、102、104和106)的控制栅极形成字线。N+掺杂层130、132、134、136和138在邻近单元之间共享，由此这些单元彼此串联连接以形成NAND串。这些N+掺杂层形成每个单元的源极和漏极。例如，N+掺杂层130用作晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.11.11 US 12/616,2691.一种用于操作非易失性存储系统的方法，包括 执行至少ー个编程迭代，在所述至少ー个编程迭代中，向被选字线施加编程脉冲，所述被选字线与形成在衬底上的存储元件集合中的存储元件子集连通，并且所述被选字线是与所述存储元件集合连通的多个字线中的一个字线；及 在施加所述编程脉冲之前，确定在所述存储元件子集中的第一未被选存储元件具有处于第一组ー个或多个数据状态中的数据状态，确定在所述存储元件子集中的第二未被选存储元件具有处于第二组ー个或多个数据状态中的数据状态，使用与所述第一组关联的第一升压方案对所述衬底的、与所述第一未被选存储元件关联的第一沟道区进行升压，并且使用与所述第二组关联的第二升压方案对所述衬底的、与所述第二未被选存储元件关联的第ニ沟道区进行升压。2.根据权利要求I所述的方法，其中 所述第一组和第二组中的至少ー个与多个数据状态关联。3.根据权利要求I或2所述的方法，其中 与所述第一组关联的一个或多个验证电平低干与所述第二组关联的一个或多个验证电平；及 通过所述第一升压方案使所述第一沟道区升压到的电平高于通过所述第二升压方案使所述第二沟道区升压到的电平。4.根据权利要求I至3中任一项所述的方法，其中 所述第一和第二存储元件分别与第一位线和第二位线连通； 所述第一升压方案涉及经由所述第一位线使所述第一沟道区升压，井随后经由施加给所述多个字线的通过电压使所述第一沟道区进ー步升压；及 所述第二升压方案涉及经由所述第二位线使所述第二沟道区升压，所述第二沟道区经由所述第二位线被升压到的程度小于所述第一沟道区经由所述第一位线被升压到的程度，并且随后经由施加给所述多个字线的通过电压进ー步使所述第二沟道区升压。5.根据权利要求I至4中任一项所述的方法，其中 所述第一和第二存储元件分别与第一位线和第二位线连通； 所述第一和第二升压方案涉及经由施加给所述多个字线的通过电压分别使所述第一和第二沟道区升压，所述通过电压在多个步骤中施加，在施加所述通过电压之前升高所述第一位线的电压，且在所述多个步骤的最終步骤之前，在所述多个步骤的一个步骤期间升高所述第二位线的电压。6.根据权利要求I至5中任一项所述的方法，其中 所述第一存储元件与伪漏极侧存储元件及位线连通；及 所述第一升压方案涉及通过控制所述伪漏极侧存储元件处于传导状态且随后处于非传导状态，经由所述第一位线使所述第一沟道区升压，并且随后经由施加给所述多个字线的通过电压使所述第一沟道区进ー步升压。7.根据权利要求I至6中任一项所述的方法，其中 确定所述第一未被选存储元件具有处于所述第一组中的数据状态包括访问与所述第一未被选存储兀件关联的至少ー个锁存器。8.根据权利要求I至3中任一项所述的方法，其中所述第一和第二存储元件分别与所述第一和第二位线连通； 所述第一升压方案涉及经由所述第一位线使所述第一沟道区升压，并且随后经由施加给所述多个字线的通过电压使所述第一沟道区进ー步升压；及 所述第二升压方案排除经由所述第二位线对所述第二沟道区的升压，并且随后经由施加给所述多个字线的通过电压使所述第二沟道区升压。9.一种非易失性存储系统，包括 在衬底上形成的非易失性存储元件集合，所述存储元件集合中的存储元件子集包括第一未被选存储兀件和第二未被选存储兀件，且所述衬底包括分别与所述第一和第二未被选存储元件关联的第一沟道区和第二沟道区； 与所述非易失性存储元件集合连通的字线集合，包括与所述存储元件子集连通的被选字线，其中所述被选字线是与所述存储元件集合连通的多个字线中的ー个字线；及 至少ー个控制电路，所述至少ー个控制电路...

【专利技术属性】
技术研发人员：迪潘苏·杜塔，杰弗里·W·鲁茨，格里什玛·沙阿，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：发明
国别省市：