半导体器件制造技术

本发明专利技术的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部１４预先使硅层３薄膜化以后，形成杂质导入区１１。从而，在位于元件隔离绝缘膜５的底面与ＢＯＸ层２的上表面之间的部分的ｐ型硅层３内，由于未注入ｎ型杂质，能避免隔离耐压降低。而且，由于杂质导入区１１抵达ＢＯＸ层２的上表面而形成，所以也不会增加源、漏区１２的结电容。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及使用了SOI衬底的半导体器件及其制造方法。
技术介绍
SOI衬底具有依次层叠了半导体衬底、绝缘层和第1导电类型的半导体层的结构。在使用了SOI衬底的现有的半导体器件的制造方法中，依次执行下述工序(a)在半导体层的上表面内局部地形成所谓局部隔离型的元件隔离绝缘膜的工序；(b)在元件形成区内，在半导体层的上表面上局部地形成栅结构的工序；以及(c)通过将杂质离子注入到半导体层的上表面内，从半导体层的上表面至绝缘层形成第2导电类型的源、漏区。再有，涉及使用了SOI衬底的半导体器件及其制造方法的技术在下述专利文献1中已予以公开。专利文献1特开平10-209167号公报然而，在现有的半导体器件的制造方法中，由于增高了为使源、漏区抵达绝缘层所需的离子注入的注入能量，在位于元件隔离绝缘膜的底面与绝缘层的上表面之间的部分的半导体层内也注入了第2导电类型的杂质，造成该部分的第1导电类型的浓度降低、从而隔离耐压降低的问题。为了解决这一问题，由于降低了离子注入的注入能量，使杂质不能穿通元件隔离绝缘膜，又由于源、漏区不能抵达绝缘层，源、漏区的结电容增加了。其结果是，产生了工作速度下降及功耗增本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：具有依次层叠了半导体衬底〈１〉、绝缘层〈２〉和第１导电类型的半导体层〈３〉的结构的ＳＯＩ衬底〈４〉；在上述半导体层的主面内局部地形成、具有用上述绝缘层夹持上述半导体层的一部分的底面的元件隔离绝缘膜〈５〉；在由上述元件隔离绝缘膜规定的元件形成区内，在上述半导体层的上述主面上局部地形成的栅结构〈６、７〉；在上述元件形成区内，在从上述栅结构露出的部分的上述半导体层的上述主面内形成、夹持上述栅结构的下方的沟道形成区而成对的凹部〈１４〉；以及在上述凹部的底面内形成、夹持上述沟道形成区而成对、其底面或者其耗尽层抵达上述绝缘层、与上述第１导电类型不同的第２导电类型的源、漏区...

【技术特征摘要】
JP 2003-8-19 295234/03;JP 2003-1-15 6641/031.一种半导体器件，其特征在于，包括具有依次层叠了半导体衬底<1>、绝缘层<2>和第1导电类型的半导体层<3>的结构的SOI衬底<4>；在上述半导体层的主面内局部地形成、具有用上述绝缘层夹持上述半导体层的一部分的底面的元件隔离绝缘膜<5>；在由上述元件隔离绝缘膜规定的元件形成区内，在上述半导体层的上述主面上局部地形成的栅结构<6、7>；在上述元件形成区内，在从上述栅结构露出的部分的上述半导体层的上述主面内形成、夹持上述栅结构的下方的沟道形成区而成对的凹部<14>；以及在上述凹部的底面内形成、夹持上述沟道形成区而成对、其底面或者其耗尽层抵达上述绝缘层、与上述第1导电类型不同的第2导电类型的源、漏区<12>。2.如权利要求1所述的半导体器件，其特征在于形成上述栅结构的部分的上述半导体层的上述主面与上述凹部的侧面的夹角大于90度。3.如权利要求1所述的半导体器件，其特征在于上述凹部的端部潜入上述栅结构的端部的下方。4.如权利要求1所述的半导体器件，其特征在于上述源、漏区具有在上述半导体层的上述主面内形成的较低浓度的第1杂质导入区<10>；比上述第1杂质导入区形成得深的、较高浓度的第2杂质导入区<11>；从上述半导体层的上述主面至上述凹部的上述底面的深度<D1>比从上述半导体层的上述主面至上述第1杂质导入区的底面的深度<D6>浅。5.如权利要求4所述的半导体器件，其特征在于上述源、漏区还具有比上述第2杂质导入区浅、在上述半导体层的上述主面内形成的第3杂质导入区<70>。6.如权利要求1所述的半导体...

【专利技术属性】
技术研发人员：松本拓治，一法师隆志，岩松俊明，平野有一，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]