半导体装置制造方法及图纸

本发明专利技术的目的是得到能以良好的稳定性固定由部分隔离区进行了元件隔离的元件形成区中的体区的电位的ＳＯＩ（绝缘体上的硅）结构的半导体装置。解决方法是在由部分氧化膜（３１）进行了元件隔离的元件形成区中形成由源区（５１）、漏区（６１）和Ｈ栅电极（７１）构成的ＭＯＳ晶体管。在Ｈ栅电极（７１）中，利用左右（图中上下）的“Ｉ”，导电性地隔离在源区（５１）和漏区（６１）上在栅宽Ｗ方向上邻接地形成的体区（１３）与漏区（６１）和源区（５１），中央的“－”起到原来的ＭＯＳ晶体管的栅电极的功能。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及SOI(绝缘体上的硅)结构的半导体装置。
技术介绍
被称为SOI器件的半导体装置作为高速、低功耗的器件，最近越来越引人注目。在SOI层与硅衬底之间夹入埋入氧化膜的SOI结构的SOI衬底中制造该SOI器件。特别是，使作为上层硅层的SOI层薄膜化(～约几微米)了的SOI器件被称为薄膜SOI器件而引人注目，预期可应用于携带装置用LSI等中。迄今为止，利用贯通SOI层的Si(硅)而到达埋入氧化膜而形成的元件隔离用氧化膜对SOI元件(SOI结构的SOI层中形成的(半导体)元件)进行了完全隔离。由于该完全隔离技术将元件与其它元件进行了完全的导电性的绝缘，故具有无“锁定”(不产生“锁定”(latchup))、抗噪声性能强等的特长。但是，由于晶体管在导电性地浮置(floating)状态下工作，故存在下述问题或是在延迟时间方面产生了频率依存性，或是产生了在漏电流-漏电压特性中产生凸峰(hump)的弯折(kink)效应等的衬底浮置效应。为了抑制该衬底浮置效应，下述的部分隔离技术是有效的以不与埋入氧化膜相接的方式在上层部中形成隔离氧化膜(部分氧化膜)，与下层部的SOI层的一部分一起构成部本文档来自技高网...

【技术保护点】
一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和ＳＯＩ层构成的ＳＯＩ结构的半导体装置，其特征在于具备：ＭＯＳ晶体管，设置在上述ＳＯＩ层的元件形成区中；以及部分隔离区，设置在上述ＳＯＩ层中，上述部分隔离区包含在上述ＳＯＩ层的上层部设置的部分绝缘膜和存在于下层部的作为上述ＳＯＩ层的一部分的第２导电型的部分绝缘膜下半导体区，上述ＭＯＳ晶体管包含：第１导电型的源和漏区，分别在上述ＳＯＩ层内有选择地形成；栅电极，在上述源和漏区间的上述ＳＯＩ层的区域上，具有使栅氧化膜介于中间而形成的栅电极主要部；以及体区主要部，为上述源和漏区间的上述ＳＯＩ层的第２导电型的区域；第２导电型的第１体电位设定区，通过上...

【技术特征摘要】
JP 2001-2-13 35180/20011.一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备MOS晶体管，设置在上述SOI层的元件形成区中；以及部分隔离区，设置在上述SOI层中，上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，上述MOS晶体管包含第1导电型的源和漏区，分别在上述SOI层内有选择地形成；栅电极，在上述源和漏区间的上述SOI层的区域上，具有使栅氧化膜介于中间而形成的栅电极主要部；以及体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；第2导电型的第1体电位设定区，通过上述部分绝缘膜下半导体区与上述体区主要部连接；第2导电型的第2体电位设定区，被上述源区所夹着而配置，与上述体区主要部连接。2.如权利要求1中所述的半导体装置，其特征在于上述第2体电位设定区与包围上述源区的上述部分绝缘膜邻接。3.如权利要求1或2中所述的半导体装置，其特征在于在上述源区和上述第2体电位设定区上具有连续地形成的硅化物层。4.如权利要求1或2中所述的半导体装置，其特征在于具有对上述源区和上述第2体电位设定区供给共同电位的金属层。5.如权利要求1或2中所述的半导体装置，其特征在于上述源区和上述漏区具有与上述埋入绝缘膜相接的结构。6.如权利要求1或2中所述的半导体装置，其特征在于从上述源区和上述漏区延伸的耗尽层具有直接与上述埋入绝缘膜相接的结构。7.一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备MOS晶体管，设置在上述SOI层的元件形成区中；以及部分隔离区，设置在上述SOI层中，上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，上述MOS晶体管包含第1导电型的源和漏区，分别在上述SOI层内有选择地形成；栅电极，在上述源和漏区间的上述SOI层的区域上具有经栅氧化膜形成的栅电极主要部、和从上述栅电极主要部的端部在上述MOS晶体管的栅长方向上伸展的栅电极延伸部；以及体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；第2导电型的第1体电位设定区，通过上述部分绝缘膜下半导体区与上述体区主要部连接；第2导电型的第2体电位设定区，夹着上述栅电极延伸部，位于与上述体区主要部相反一侧；第2导电型的第1半导体区，位于上述栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。8.一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备MOS晶体管，设置在上述SOI层的元件形成区中；以及部分隔离区，设置在上述SOI层中，上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，上述MOS晶体管包含第1导电型的源和漏区，分别在上述SOI层内有选择地形成；栅电极，在上述源和漏区间的上述SOI层的区域上，具有经栅氧化膜形成的栅电极主要部和从上述栅电极主要部的一端在上述MOS晶体管的栅长方向上伸展的第1栅电极延伸部、和从上述栅电极主要部的另一端在上述MOS晶体管的栅长方向上延伸的第2栅电极延伸部；以及体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；第2导电型的第1体...

【专利技术属性】
技术研发人员：松本拓治，前田茂伸，岩松俊明，一法师隆史，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]