半导体器件及半导体器件的制造方法技术

提供一种具有高自由度的布局的半导体器件及该半导体器件的制造方法。在该半导体器件中，在第1部分（AR1）中，沿X轴方向交替地邻接地配置有多个p型阱（PW）和多个n型阱（NW），在沿Y轴方向夹着该AR1的一侧配置有相对于该多个PW的公共的供电区域（ARP2），在另一侧配置有相对于该多个NW的公共的供电区域（ARN2）。例如，在相对于PW的供电区域（ARP2）内形成有在X轴方向上具有细长形状的p+型的供电用扩散层（P+（DFE））。在AR1中，配置有跨着PW、NW的边界且沿X轴方向延伸的多个栅极层（GT）。由此形成多个MIS晶体管。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】提供一种具有高自由度的布局的半导体器件及该半导体器件的制造方法。在该半导体器件中，在第1部分（AR1）中，沿X轴方向交替地邻接地配置有多个p型阱（PW）和多个n型阱（NW），在沿Y轴方向夹着该AR1的一侧配置有相对于该多个PW的公共的供电区域（ARP2），在另一侧配置有相对于该多个NW的公共的供电区域（ARN2）。例如，在相对于PW的供电区域（ARP2）内形成有在X轴方向上具有细长形状的p+型的供电用扩散层（P+（DFE））。在AR1中，配置有跨着PW、NW的边界且沿X轴方向延伸的多个栅极层（GT）。由此形成多个MIS晶体管。【专利说明】
本专利技术涉及，尤其涉及适用于具有SRAM等存储器的半导体器件及其制造方法的有效技术。
技术介绍
例如，专利文献I及专利文献2公开了动态型RAM中的存储阵列的阱配置。具体而言，在P型衬底或深阱内，与η型阱的两侧邻接地形成有P型阱，在P型阱内形成有存储单元的选择晶体管、读出放大器等η沟道型M0SFET，在η型阱内形成有读出放大器等P沟道型M0SFET。另外，专利文献2公开了动态型RAM中的存储阵列的周边电路和输入输出电路的阱配置。具体而言，以字线的延伸方向为长度方向而具有细长形状的η型阱及P型阱沿着字线的排列方向交替地配置。现有技术文献专利文献专利文献1:日本特开平11-54726号公报专利文献2:日本特开平8-181292号公报
技术实现思路
近年来，半导体器件的微细化日益推进。其中，例如，在搭载有存储器等的半导体器件中，使用将P型阱和η型阱交替地配置那样的布局。在P型阱内形成有η沟道型M0SFET，在η型阱内形成有P沟道型MOSFET，但需要在各阱内确保除了对这样的MOSFET以外还用于对阱进行供电的供电区域。此时，根据本专利技术人等的研究发现，若仅单纯地确保供电区域，则布局的自由度会下降，其结果是，可能妨碍半导体器件的小面积化(微细化)。尤其是，在采用最小加工尺寸为例如28nm等的制造工艺的情况下，为了充分地确保加工精度，期望在半导体器件(半导体芯片)上使栅极层全部沿同一方向延伸。但是，若使栅极层全部沿同一方向延伸，则与不限制栅极层的延伸方向的情况相比，布局的自由度下降，因此，从结果上来看，存在无法实现半导体器件的小面积化(微细化)的情况。在这样的情况下，与上述的供电区域一起，谋求更加有效的布局方法。本专利技术是鉴于该情况而研发的，其目的之一在于提供具有自由度高的布局的半导体器件及该半导体器件的制造方法。本专利技术的上述目的和其他目的、以及新特征能够通过本说明书的记载及附图得以明确。如下简单说明本申请所公开的专利技术中的具有代表性的实施方式的概要。本实施方式的半导体器件具有:包含第I部分(ARNla)、第2部分(ARNlb)、第3部分(ARN2)的第I导电型的第I阱区域(NW);具有比第I阱区域高的杂质浓度的第I导电型的第I供电区域(N+ (DFff));和包含第4部分(ARPlb)的第2导电型的第2阱区域(PW)。第I部分(ARNla)和第2部分(ARNlb)在第I方向上与第4部分(ARPlb)的两侧邻接地配置。第3部分(ARN2)具有向着第I方向延伸的形状，并在与第I方向相交的第2方向上，与第I部分(ARNla)及第2部分(ARNlb)连结且与第4部分(ARPlb)邻接地配置。第I供电区域(N+ (DFff))在第3部分(ARN2)内以大致矩形形状形成，经由第I阱区域(NW)而对第I部分(ARNla)和上述第2部分(ARNlb)供给规定的电压。在此，第I供电区域(N+ (DFff))形成为第I方向上的尺寸大于第2方向上的尺寸。另外，本实施方式的半导体器件的制造方法具有(a)?(f)工序。在(a)工序中，在半导体衬底(SUBp)上形成包含第4部分(ARPlb)的第2导电型的第2阱区域(PW)。在(b)工序中，在半导体衬底(SUBp)上形成第I导电型的第I阱区域(NW)，该第I阱区域(NW)包括在第I方向上与第4部分(ARPlb)的两侧邻接地配置的第I部分(ARNla)及第2部分(ARNlb)、和在与第I方向相交的第2方向上与第I部分及第2部分连结且与第4部分邻接地配置的第3部分(ARN2)。在(c)工序中，在第I阱区域及第2阱区域上形成第I绝缘膜(STI)，该第I绝缘膜形成在除第I源极-漏极图案(N+ (DF)用PW (露出部分))、第2源极-漏极图案(P+ (DF)用NW (露出部分))、以及供电图案(N+ (DFW)用NW (露出部分))以外的部位，其中，该第I源极-漏极图案为第4部分的一部分区域，该第2源极-漏极图案为第I部分或第2部分的一部分区域，该供电图案为第3部分的一部分区域。此外，供电区域为第I方向上的尺寸大于第2方向上的尺寸的大致矩形形状的区域。在(d)工序中，形成栅极层(GT)，该栅极层(GT)具有线状的形状，并向着第I方向且跨在第I源极-漏极图案上及第2源极-漏极图案上而延伸。在(e)工序中，通过掩模加工(GTRE)对栅极层的一部分进行蚀刻。在(f)工序中，向第I源极-漏极图案导入第I导电型的杂质，向第2源极-漏极图案导入第2导电型的杂质，向供电图案导入第I导电型的杂质。专利技术效果通过本申请所公开的专利技术中的具有代表性的实施方式而得到的效果，简单来说明是能够提高布局的自由度。【专利附图】【附图说明】图1是在本专利技术的实施方式I的半导体器件中表示其整体的概略结构例的框图。图2是表示图1中的存储器的使用例的说明图。图3是在图1的半导体器件中表示其所包括的存储器的主要部分的概略结构例的框图。图4是表示图3的存储器中的各存储单元的结构例的电路图。图5是表示图4的存储单元的布局结构例的俯视图。图6是在图5的存储单元中表示其A-A’间的概略的器件构造例的剖视图。图7是在图3的存储器中表示其存储阵列的一部分的概略的布局结构例的俯视图。图8是在图3的存储器中表示其列控制电路块的概略的结构例的电路图。图9是表示使用了图8的列控制电路块的实际上的结构例的示意图。图10是在图8及图9的列控制电路块中表示与其阱配置及阱供电相关的概略的布局结构例的俯视图。图11是在图10的布局中表示其B-B’间的概略的器件构造例的剖视图。图12是在图10的布局中表示其C-C’间的概略的器件构造例的剖视图。图13是在本专利技术的实施方式I的半导体器件中表示其阱配置及阱供电方式的基本概念的俯视图。图14的(a)是表示图13的阱配置及阱供电方式的效果的一例的说明图，图14的(b)是表示图14的(a)的比较例的说明图。图15的(a)是表示图13的阱配置及阱供电方式的效果的一例的说明图，图15的(b)是表示图15的(a)的比较例的说明图。图16的(a)是表示图13的阱配置及阱供电方式的效果的一例的说明图，图16的(b)是表示图16的(a)的比较例的说明图。图17是在本专利技术的实施方式2的半导体器件中表示其阱配置及阱供电方式的概略结构例的俯视图。图18是在图17的半导体器件中表示其局部区域的更为详细的结构例的俯视图。图19的(a)是表示图18中的E_E’间的概略的器件构造例的剖视图，图19的(b)是表示图18中的F-F’间的概略的器件构造例的剖视图。图20的(a)是表示图18中的G_G’间的本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具有：包含第1部分至第3部分的第1导电型的第1阱区域；具有比所述第1阱区域高的杂质浓度的所述第1导电型的第1供电区域；和包含第4部分的第2导电型的第2阱区域，所述第1部分和所述第2部分在第1方向上与所述第4部分的两侧邻接地配置，所述第3部分具有向着所述第1方向延伸的形状，并在与所述第1方向相交的第2方向上与所述第1部分及第2部分连结且与所述第4部分邻接地配置，所述第1供电区域在所述第3部分内以大致矩形形状形成，并经由所述第1阱区域而对所述第1部分和所述第2部分供给规定的电压，所述第1供电区域的所述第1方向上的尺寸大于所述第2方向上的尺寸。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：柴田健，柳谷优太，
申请(专利权)人：瑞萨电子株式会社，
类型：
国别省市：