半导体器件及其制造方法技术

在SRAM存储单元中的存取栅电极（AG1）的正下区域，以与源极-漏极区域（SDS）相邻的方式形成有晕圈区域（AHS），以与源极-漏极区域（SDB）相邻的方式形成有晕圈区域（AHB）。在激励栅电极（DG1）的正下区域，以与源极-漏极区域（SDS）相邻的方式形成有晕圈区域（DHS），以与源极-漏极区域（SDE）相邻的方式形成有晕圈区域（DHE）。晕圈区域（AHS）的杂质浓度设定得比晕圈区域（AHB）的杂质浓度高，晕圈区域（DHS）的杂质浓度设定得比晕圈区域（DHE）的杂质浓度高。晕圈区域（AHB）的杂质浓度与晕圈区域（DHE）的杂质浓度不同。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件及其制造方法
本专利技术涉及半导体器件及其制造方法，尤其涉及具有SRAM存储单元的半导体器件和这样的半导体器件的制造方法。
技术介绍
在半导体器件的一种形式中，存在称作SOC(SystemOnChip：系统级芯片)的半导体器件。在这种半导体器件中，多个逻辑电路及存储单元等搭载在一个芯片上。在此，说明作为这样的半导体器件的存储单元而适用了SRAM(StaticRandomAccessMemory：静态随机存储器)的半导体器件。SRAM存储单元由使两个反相器交叉耦合而成的触发器和两个存取晶体管构成。在触发器中设有交叉耦合而成的两个存储节点。在两个存储节点中，存在一方的存储节点的电位设定成高电平而另一方的存储节点的电位设定成低电平的双稳态。只要施加规定的电源电位就能够保持该状态，该状态被存储为作为信息的“1”或“0”。在普通的具有六个晶体管的SRAM存储单元中，在存储节点与接地电位之间连接有激励晶体管(drivetransistor)，在存储节点与电源电位之间连接有负载晶体管(loadtransistor)。另外，在存储节点与位线之间连接有存取晶体管。数据的写入和读取经由存取晶体管而进行。为了确保读出裕度，在读取数据时，谋求增大存取晶体管的阈值电压来提高激励晶体管的电流与存取晶体管的电流之比(β比)。另一方面，为了确保写入裕度，在写入数据时，谋求降低存取晶体管的阈值电压来提高存取晶体管的电流与负载晶体管的电流之比(γ比)。作为满足这样的要求的存取晶体管，在非专利文献1或非专利文献2所记载的SRAM存储单元中，提出有为了调整阈值电压而使一对晕圈(Halo)区域的杂质浓度为非对称的存取晶体管。即，提出有使一对晕圈(Halo)区域中的、与存储节点连接侧的晕圈区域的杂质浓度比与位线连接侧的晕圈区域的杂质浓度高的存取晶体管。此外，晕圈区域是在微细化的晶体管中用于抑制短沟道效应而形成的杂质区域。另外，形成晕圈区域的离子注入也称作袋形(pocket)注入。另一方面，在非专利文献3中，提出有用于抑制构成SRAM的晶体管的阈值电压的偏差的布局。现有技术文献非专利文献非专利文献1：Jae-JoonKim,AdityaBansal,RahulRao,Shih-HsienLo,andChing-TeChuang,“RelaxingConflictBetweenReadStabilityandWritabilityin6TSRAMCellUsingAsymmetricTransistors”,IEEEELECTRONDEVICELETTERS,VOL.30,NO.8,AUGUST2009.非专利文献2：KojiNiietal.,“A0.5V100MHzPD-SOISRAMwithEnhancedReadStabilityandWriteMarginbyAsymmetricMOSFETandForwardBodyBias”,Solid-StateCircuitsConferenceDigestofTechnicalPapers(ISSCC),Feb.2010,pp.356-357.非专利文献3：ShigekiOhbayashietal.,“A65-nmSoCEmbedded6T-SRAMDesignedforManufacturabilityWithReadandWriteOperationStabilizingCircuits”,IEEEJOURNALOFSOLID-STATECIRCUITS,VOL.42,No.4,APRIL2007,pp.820-829.
技术实现思路
但是，在具有上述存取晶体管的SRAM中，存在如下问题点。晕圈区域除形成在存取晶体管以外，还形成在激励晶体管和负载晶体管中。在激励晶体管及负载晶体管中分别形成的一对晕圈区域的杂质浓度为相同的杂质浓度(对称)。作为存取晶体管和激励晶体管，形成有NMIS(NchanneltypemetalInsulatorSemiconductor：N沟道型金属绝缘体半导体)晶体管，其晕圈区域形成为p型的杂质区域。另一方面，作为负载晶体管，形成有PMIS(PchanneltypemetalInsulatorSemiconductor：P沟道型金属绝缘体半导体)晶体管，其晕圈区域形成为n型的杂质区域。在上述SRAM(存储单元)中，为了对存取晶体管、激励晶体管及负载晶体管分别形成彼此的杂质浓度相同的一对晕圈区域，作为注入掩模而形成有三个抗蚀剂掩模。而且，对于存取晶体管，为了使一对晕圈区域中的一方的晕圈区域的杂质浓度比另一方的晕圈区域的杂质浓度高，作为注入掩模，还形成有一个抗蚀剂掩模。由此，在以往的具有SRAM的半导体器件中，为了形成构成SRAM存储单元的各晶体管的晕圈区域，需要至少四个注入掩模。本专利技术针对以往的具有SRAM的半导体器件提出了改进，其目的之一在于提供一种谋求减少注入掩模的半导体器件，其他目的在于提供这样的半导体器件的制造方法。本专利技术的一实施方式的半导体器件为具有静态随机存储器的半导体器件，具有存储节点、位线对、接地布线、第1元件形成区域及第2元件形成区域、存取晶体管、和激励晶体管。存储节点包括存储数据的第1存储节点及第2存储节点。位线对进行数据的输入输出。接地布线被施加接地电位。第1元件形成区域及第2元件形成区域在半导体衬底的主表面上的规定区域通过元件隔离绝缘膜而分别规定出。存取晶体管形成在第1元件形成区域，且包括相互隔开距离的第1导电型的第1源极-漏极区域及第2源极-漏极区域、以及位于被第1源极-漏极区域和第2源极-漏极区域夹持的区域上的存取栅电极。激励晶体管形成在第1元件形成区域，且包括相互隔开距离的第1导电型的第3源极-漏极区域及第4源极-漏极区域、以及位于被第3源极-漏极区域和第4源极-漏极区域夹持的区域上的激励栅电极。存取晶体管包括具有第1杂质浓度的第2导电型的第1晕圈区域、和具有第2杂质浓度的第2导电型的第2晕圈区域。第1晕圈区域在存取栅电极的正下区域，以与电连接在位线对的规定位线上的第1源极-漏极区域相邻的方式形成。第2晕圈区域在存取栅电极的正下区域，以与电连接在存储节点上的第2源极-漏极区域相邻的方式形成。激励晶体管包括具有第3杂质浓度的第2导电型的第3晕圈区域、和具有第4杂质浓度的第2导电型的第4晕圈区域。第3晕圈区域在激励栅电极的正下区域，以和与存储节点电连接的第3源极-漏极区域相邻的方式形成。第4晕圈区域在激励栅电极的正下区域，以和与接地布线电连接的第4源极-漏极区域相邻的方式形成。第2杂质浓度设定得比第1杂质浓度高。第3杂质浓度设定得比第4杂质浓度高。第1杂质浓度和第4杂质浓度设定成不同的杂质浓度。本专利技术的其他实施方式的半导体器件为具有静态随机存储器的半导体器件，具有存储节点、第1位线对及第2位线对、接地布线、第1元件形成区域及第2元件形成区域、第1存取晶体管、激励晶体管、和第2存取晶体管。存储节点包括存储数据的第1存储节点及第2存储节点。第1位线对及第2位线对分别进行数据的输入输出。接地布线被施加接地电位。第1元件形成区域及第2元件形成区域在半导体衬底的主表面上的规定区域通过元件隔离绝缘膜而分别规定出。第1存取晶体管形成在第1元件形本文档来自技高网...

【技术保护点】
一种半导体器件，具有静态随机存储器，所述半导体器件的特征在于，包括：存储节点（SN、/SN），其包括存储数据的第1存储节点（SN）及存储数据的第2存储节点（/SN）；位线对（BL、/BL），其进行数据的输入输出；接地布线（VSS），其被施加接地电位；在半导体衬底（SUB）的主表面上的规定区域通过元件隔离绝缘膜而分别规定出的第1元件形成区域（FRN）及第2元件形成区域（FRP）；存取晶体管（AT1、AT2），其形成在所述第1元件形成区域（FRN），且包括：相互隔开距离的第1导电型的第1源极‑漏极区域（SDB）及第2源极‑漏极区域（SDS）、以及位于被所述第1源极‑漏极区域（SDB）和所述第2源极‑漏极区域（SDS）夹持的区域上的存取栅电极（AG1、AG2）；和激励晶体管（DT1、DT2），其形成在所述第1元件形成区域（FRN），且包括：相互隔开距离的第1导电型的第3源极‑漏极区域（SDS）及第4源极‑漏极区域（SDE）、以及位于被所述第3源极‑漏极区域（SDS）和所述第4源极‑漏极区域（SDE）夹持的区域上的激励栅电极（DG1、DG2），所述存取晶体管（AT1、AT2）具有：第2导电型的第1晕圈区域（AHB），其具有第1杂质浓度，在所述存取栅电极（AG1、AG2）的正下区域，以与电连接在所述位线对（BL、/BL）的规定位线上的所述第1源极‑漏极区域（SDB）相邻的方式形成；和第2导电型的第2晕圈区域（AHS），其具有第2杂质浓度，在所述存取栅电极（AG1、AG2）的正下区域，以与电连接在所述存储节点（SN、/SN）上的所述第2源极‑漏极区域（SDS）相邻的方式形成，所述激励晶体管（DT1、DT2）具有：第2导电型的第3晕圈区域（DHS），其具有第3杂质浓度，在所述激励栅电极（DG1、DG2）的正下区域，以与电连接在所述存储节点（SN、/SN）上的所述第3源极‑漏极区域（SDS）相邻的方式形成；和第2导电型的第4晕圈区域（DHE），其具有第4杂质浓度，在所述激励栅电极（DG1、DG2）的正下区域，以与电连接在所述接地布线（VSS）上的所述第4源极‑漏极区域（SDE）相邻的方式形成，所述第2杂质浓度比所述第1杂质浓度高，所述第3杂质浓度比所述第4杂质浓度高，所述第1杂质浓度和所述第4杂质浓度设定成不同的杂质浓度。...

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，具有静态随机存储器，所述半导体器件的特征在于，包括：存储节点(SN、/SN)，其包括存储数据的第1存储节点(SN)及存储数据的第2存储节点(/SN)；位线对(BL、/BL)，其进行数据的输入输出；接地布线(VSS)，其被施加接地电位；在半导体衬底(SUB)的主表面上的规定区域通过元件隔离绝缘膜而分别规定出的第1元件形成区域(FRN)及第2元件形成区域(FRP)；存取晶体管(AT1、AT2)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第1源极-漏极区域(SDB)及第1导电型的第2源极-漏极区域(SDS)、以及位于被所述第1源极-漏极区域(SDB)和所述第2源极-漏极区域(SDS)夹持的区域上的存取栅电极(AG1、AG2)；和激励晶体管(DT1、DT2)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第3源极-漏极区域(SDS)及第1导电型的第4源极-漏极区域(SDE)、以及位于被所述第3源极-漏极区域(SDS)和所述第4源极-漏极区域(SDE)夹持的区域上的激励栅电极(DG1、DG2)，所述存取晶体管(AT1、AT2)具有：第2导电型的第1晕圈区域(AHB)，其具有第1杂质浓度，在所述存取栅电极(AG1、AG2)的正下区域，以与电连接在所述位线对(BL、/BL)的规定位线上的所述第1源极-漏极区域(SDB)相邻的方式形成；和第2导电型的第2晕圈区域(AHS)，其具有第2杂质浓度，在所述存取栅电极(AG1、AG2)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第2源极-漏极区域(SDS)相邻的方式形成，所述激励晶体管(DT1、DT2)具有：第2导电型的第3晕圈区域(DHS)，其具有第3杂质浓度，在所述激励栅电极(DG1、DG2)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第3源极-漏极区域(SDS)相邻的方式形成；和第2导电型的第4晕圈区域(DHE)，其具有第4杂质浓度，在所述激励栅电极(DG1、DG2)的正下区域，以与电连接在所述接地布线(VSS)上的所述第4源极-漏极区域(SDE)相邻的方式形成，所述第2杂质浓度比所述第1杂质浓度高，所述第3杂质浓度比所述第4杂质浓度高，所述第1杂质浓度和所述第4杂质浓度设定成不同的杂质浓度。2.如权利要求1所述的半导体器件，其特征在于，所述第2源极-漏极区域(SDS)和所述第3源极-漏极区域(SDS)作为共同的源极-漏极区域而形成在所述第1元件形成区域(FRN)中。3.如权利要求2所述的半导体器件，其特征在于，所述共同的源极-漏极区域以折曲的方式形成，所述存取栅电极(AG1、AG2)沿第1方向配置，所述激励栅电极(DG1、DG2)沿与所述第1方向垂直的第2方向配置。4.一种半导体器件，具有静态随机存储器，所述半导体器件的特征在于，包括：存储节点(SN、/SN)，其包括存储数据的第1存储节点(SN)及存储数据的第2存储节点(/SN)；分别进行数据的输入输出的第1位线对(BLA、/BLA)及第2位线对(BLB、/BLB)；接地布线(VSS)，其被施加接地电位；在半导体衬底(SUB)的主表面上的规定区域通过元件隔离绝缘膜而分别规定出的第1元件形成区域(FRN)及第2元件形成区域(FRP)；第1存取晶体管(AT1、AT2)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第1源极-漏极区域(SDB)及第1导电型的第2源极-漏极区域(SDS)、以及位于被所述第1源极-漏极区域(SDB)和所述第2源极-漏极区域(SDS)夹持的区域上的第1存取栅电极(AG1、AG2)；激励晶体管(DT1、DT2)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第3源极-漏极区域(SDS)及第1导电型的第4源极-漏极区域(SDE)、以及位于被所述第3源极-漏极区域(SDS)和所述第4源极-漏极区域(SDE)夹持的区域上的激励栅电极(DG1、DG2)；和第2存取晶体管(AT3、AT4)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第5源极-漏极区域(SDB)及第1导电型的第6源极-漏极区域(SDS)、以及位于被所述第5源极-漏极区域(SDB)和所述第6源极-漏极区域(SDS)夹持的区域上的第2存取栅电极(AG3、AG4)，所述第1存取晶体管(AT1、AT2)具有：第2导电型的第1晕圈区域，其具有第1杂质浓度，在所述第1存取栅电极(AG1、AG2)的正下区域，以与电连接在所述第1位线对(BLA、/BLA)的规定位线上的所述第1源极-漏极区域(SDB)相邻的方式形成；和第2导电型的第2晕圈区域，其具有第2杂质浓度，在所述第1存取栅电极(AG1、AG2)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第2源极-漏极区域(SDS)相邻的方式形成，所述激励晶体管(DT1、DT2)具有：第2导电型的第3晕圈区域(DHS)，其具有第3杂质浓度，在所述激励栅电极(DG1、DG2)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第3源极-漏极区域(SDS)相邻的方式形成；和第2导电型的第4晕圈区域(DHE)，其具有第4杂质浓度，在所述激励栅电极(DG1、DG2)的正下区域，以与电连接在所述接地布线(VSS)上的所述第4源极-漏极区域(SDE)相邻的方式形成，所述第2存取晶体管(AT3、AT4)具有：第2导电型的第5晕圈区域，其具有第5杂质浓度，在所述第2存取栅电极(AG3、AG4)的正下区域，以与电连接在所述第2位线对(BLB、/BLB)的规定位线上的所述第5源极-漏极区域(SDB)相邻的方式形成；和第2导电型的第6晕圈区域，其具有第6杂质浓度，在所述第2存取栅电极(AG3、AG4)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第6源极-漏极区域(SDS)相邻的方式形成，所述第2杂质浓度比所述第1杂质浓度高，所述第3杂质浓度比所述第4杂质浓度高，所述第1杂质浓度和所述第4杂质浓度设定成不同的杂质浓度，所述第5杂质浓度设定得比所述第6杂质浓度低。5.如权利要求4所述的半导体器件，其特征在于，在所述第1元件形成区域(FRN)中，所述第2源极-漏极区域(SDS)、所述第3源极-漏极区域(SDS)及所述第6源极-漏极区域(SDS)形成为共同的源极-漏极区域。6.如权利要求4所述的半导体器件，其特征在于，所述第1元件形成区域(FRN)包括通过所述元件隔离绝缘膜而分别规定出的第1部及第2部，所述第1存取晶体管(AT1、AT2)形成于所述第1部，所述激励晶体管(DT1、DT2)及所述第2存取晶体管(AT3、AT4)形成于所述第2部，所述第3源极-漏极区域(SDS)和所述第6源极-漏极区域(SDS)形成为共同的源极-漏极区域。7.一种半导体器件，具有静态随机存储器，所述半导体器件的特征在于，包括：存储节点(SN、/SN)，其包括存储数据的第1存储节点(SN)及存储数据的第2存储节点(/SN)；分别进行数据的输入输出的第1位线对(BLA、/BLA)及第2位线对(BLB、/BLB)；接地布线(VSS)，其被施加接地电位；在半导体衬底(SUB)的主表面上的规定区域通过元件隔离绝缘膜而分别规定出的第1元件形成区域(FRN)及第2元件形成区域(FRP)；第1存取晶体管(AT1、AT2)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第1源极-漏极区域(SDB)及第1导电型的第2源极-漏极区域(SDS)、以及位于被所述第1源极-漏极区域(SDB)和所述第2源极-漏极区域(SDS)夹持的区域上的第1存取栅电极(AG1、AG2)；第1激励晶体管(DT1、DT2)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第3源极-漏极区域(SDS)及第1导电型的第4源极-漏极区域(SDE)、以及位于被所述第3源极-漏极区域(SDS)和所述第4源极-漏极区域(SDE)夹持的区域上的第1激励栅电极(DG1、DG2)；第2存取晶体管(AT3、AT4)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第5源极-漏极区域(SDB)及第1导电型的第6源极-漏极区域(SDS)、以及位于被所述第5源极-漏极区域(SDB)和所述第6源极-漏极区域(SDS)夹持的区域上的第2存取栅电极(AG3、AG4)；和第2激励晶体管(DT3、DT4)，其形成在所述第1元件形成区域(FRN)，且包括：相互隔开距离的第1导电型的第7源极-漏极区域(SDS)及第1导电型的第8源极-漏极区域(SDE)、以及被所述第7源极-漏极区域(SDS)和所述第8源极-漏极区域(SDE)夹持的区域上的第2激励栅电极(DG3、DG4)，所述第1存取晶体管(AT1、AT2)具有：第2导电型的第1晕圈区域，其具有第1杂质浓度，在所述第1存取栅电极(AG1、AG2)的正下区域，以与电连接在所述第1位线对(BLA、/BLA)的规定位线上的所述第1源极-漏极区域(SDB)相邻的方式形成；和第2导电型的第2晕圈区域，其具有第2杂质浓度，在所述第1存取栅电极(AG1、AG2)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第2源极-漏极区域(SDS)相邻的方式形成，所述第1激励晶体管(DT1、DT2)具有：第2导电型的第3晕圈区域(DHS)，其具有第3杂质浓度，在所述第1激励栅电极(DG1、DG2)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第3源极-漏极区域(SDS)相邻的方式形成；和第2导电型的第4晕圈区域(DHE)，其具有第4杂质浓度，在所述第1激励栅电极(DG1、DG2)的正下区域，以与电连接在所述接地布线(VSS)上的所述第4源极-漏极区域(SDE)相邻的方式形成，所述第2存取晶体管(AT3、AT4)具有：第2导电型的第5晕圈区域，其具有第5杂质浓度，在所述第2存取栅电极(AG3、AG4)的正下区域，以与电连接在所述第2位线对(BLB、/BLB)的规定位线上的所述第5源极-漏极区域(SDB)相邻的方式形成；和第2导电型的第6晕圈区域，其具有第6杂质浓度，在所述第2存取栅电极(AG3、AG4)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第6源极-漏极区域(SDS)相邻的方式形成，所述第2激励晶体管(DT3、DT4)具有：第2导电型的第7晕圈区域(DHS)，其具有第7杂质浓度，在所述第2激励栅电极(DG3、DG4)的正下区域，以与电连接在所述存储节点(SN、/SN)上的所述第7源极-漏极区域(SDS)相邻的方式形成；和第2导电型的第8晕圈区域(DHE)，其具有第8杂质浓度，在所述第2激励栅电极(DG3、DG4)的正下区域，以与电连接在所述接地布线(VSS)上的所述第8源极-漏极区域(SDE)相邻的方式形成，所述第2杂质浓度比所述第1杂质浓度高，所述第3杂质浓度比所述第4杂质浓度高，所述第1杂质浓度和所述第4杂质浓度设定成不同的杂质浓度，所述第5杂质浓度比所述第6杂质浓度低，所述第7杂质浓度设定得比所述第8杂质浓度高。8.如权利要求7所述的半导体器件，其特征在于，所述第1元件形成区域(FRN)包括通过所述元件隔离绝缘膜而分别规定出的第1部及第2部，所述第1存取晶体管(AT1、AT2)及所述第1激励晶体管(DT1、DT2)形成于所述第1部，所述第2源极-漏极区域(SDS)和所述第3源极-漏极区域(SDS)为共同的源极-漏极区域，所述第2存取晶体管(AT3、AT4)及所述第2激励晶体管(DT3、DT4)形成于所述第2部，所述第6源极-漏极区域(SDS)和所述第7源极-漏极区域(SDS)为共同的源极-漏极区域。9.一种半导体器件的制造方法，所述半导体器件具有静态随机存储器，...

【专利技术属性】
技术研发人员：新居浩二，薮内诚，塚本康正，增田健吾，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP