本发明专利技术是在由纵型晶体管SGT所构成的无负载4T-SRAM中，实现较小的SRAM单元面积。在使用4个MOS晶体管所构成的静态型存储器单元中，前述MOS晶体管为将形成于基体衬底上的漏极、栅极、源极配置于垂直方向的SGT，且借由将存取晶体管的栅极作为字线在邻接于横方向的多个单元共通化，并且将对于字线的接点依多个单元形成1个，即可实现具有极小的存储器单元面积的CMOS型无负载4T-SRAM。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术是在由纵型晶体管SGT所构成的无负载4T-SRAM中，实现较小的SRAM单元面积。在使用4个MOS晶体管所构成的静态型存储器单元中，前述MOS晶体管为将形成于基体衬底上的漏极、栅极、源极配置于垂直方向的SGT，且借由将存取晶体管的栅极作为字线在邻接于横方向的多个单元共通化，并且将对于字线的接点依多个单元形成1个，即可实现具有极小的存储器单元面积的CMOS型无负载4T-SRAM。【专利说明】半导体存储器件
本专利技术涉及一种半导体存储器件，尤其涉及由SRAM (Static Random AccessMemory，静态随机存取存储器)所构成的半导体存储器件。
技术介绍
为了实现半导体器件的高集成化、高性能化，已提出一种属于纵型栅极晶体管(gate transistor)的 SGT(Surrounding Gate Transistor,环绕栅极晶体管)的方案，该SGT是在半导体衬底的表面形成柱状半导体，且在该柱状半导体的侧壁具有形成为包围柱状半导体层的栅极(例如专利文献1:日本特开平2-188966号公报)。由于在SGT中是将漏极(drain)、栅极、源极(source)配置于垂直方向，因此相较于以往的平面(planar)型晶体管，可将占据面积大幅缩小。使用SGT而构成LSI (大规模集成电路)时，必须要使用以SGT的组合所构成的SRAM来作为该等LSI的快取(cache)用存储器。近年来，由于对于搭载于LSI的SRAM的大容量化的需求极为强烈，因此有必要在使用SGT时也实现具有较小单元(cell)面积的SRAM。专利文献2 (日本特开2011-61110号公报)显示使用4个SGT形成于基体(bulk)衬底上的无负载4T-SRAM。图1显示无负载(Loadless) 4T-SRAM的等效电路图。此外，图20显示专利文献2的无负载4T-SRAM的平面图，图21则显示专利文献2的无负载4T-SRAM的剖面图。以下使用图1所示的无负载4T-SRAM的等效电路来显示无负载4T-SRAM的动作原理。无负载4T-SRAM是由为PMOS的用以存取存储器的2个存取晶体管(accesstransistor)与为NMOS的用以驱动存储器的2个驱动器晶体管(driver transistor)的共计4个晶体管所构成。以下说明在存储节点(node)Qal存储有“L”的数据、及在存储节点Qbl存储有“H”的数据时的数据的保持动作，作为图1的存储器单元的动作的一例。数据保持中，字(word)线WL1、位(bit)线BLl及BLBl均驱动为“H”电位。存取晶体管(Qpll、Qp21)的关断漏(off leak)电流设定为较驱动器晶体管的关断漏电流还大例如10倍至1000倍左右。因此，存储节点Qbl的“H”电平(level)是借由关断漏电流经由存取晶体管Qp21从位线BLBl流通至存储节点Qbl来保持。另一方面，存储节点Qal的“L”电平借由驱动器晶体管Qnll而稳定地保持。图20显示专利文献2的实施例1的SRAM存储器单元的布局(layout)图。在SRAM单元阵列(array)内，重复配置有图20所示的单位单元(unit cell)UC。图21(a)至图21(d)是分别显示图20的布局图的切割线(cut line)A-A，、B-B，、C-C，及D-D’的剖面构造。首先，使用图20及图21来说明专利文献2的实施例1的SRAM单元的布局。在衬底的SRAM单元阵列内形成有为第I阱(well) 601a的η阱，而衬底上的扩散层借由元件分离层602而分离。借由衬底上的扩散层而形成的第I存储节点Qa6是借由第Ip+扩散层603a与第In+扩散层604a而形成，且借由形成于衬底表面的第I硅化物层613a来连接。同样地，借由衬底上的扩散层形成的第2存储节点Qb6是借由第2p+扩散层603b与第2n+扩散层604b而形成，且借由形成于衬底表面的第2硅化物层613b来连接。为了抑制从具有与为第I阱601a的η阱相同导电型的η+扩散层朝衬底的泄漏，在第I阱的上部形成具有与第I阱不同的导电型的扩散层(第I防止泄漏扩散层601b或第2防止泄漏扩散层601c)。第I及第2防止泄漏扩散层是借由元件分离层102而依各个衬底上的扩散层分离。Qp 16及Qp26为属于PMOS的用以存取存储器单元的存取晶体管，Qnl6及Qn26为属于NMOS的用以驱动存储器单元的驱动器晶体管。I个单位单元UC具备在衬底上排列成2行(row) 2列(column)的晶体管。在第I列，于第I存储节点Qa6上，从图的上侧分别排列有存取晶体管Qpl6及驱动器晶体管Qnl6。此外，在第2列，于第2存储节点Qb6上，从图的上侧分别排列有存取晶体管Qp26及驱动器晶体管Qn26。本实施例的SRAM单元阵列是借由将此种具备有4个晶体管的单位单元UC连续排列在图的上下方向来构成。形成于第I存储节点Qa6上的接点(contact) 610a借由节点连接配线Na6而与形成在从驱动器晶体管Qn26的栅极电极延伸的栅极配线上的接点611b连接。此外，形成于第2存储节点Qb6上的接点610b则是借由节点连接配线Nb6而与形成在从驱动器晶体管Qnl6的栅极电极延伸的栅极配线上的接点611a连接。形成于存取晶体管Qpl6上部的接点606a连接于位线BL6，而形成于存取晶体管Qp26上部的接点606b则是连接于位线BLB6。形成在从存取晶体管Qpl6及存取晶体管Qp26的栅极电极延伸的栅极配线上的共通的接点607连接于字线WL6。形成于驱动器晶体管(Qnl6、Qn26)上部的接点(608a、608b)则是连接于为接地电位的配线层Vss6。接下来，使用图21的剖面图来说明专利文献2的SRAM单元的构造。如图21 (a)所示，在衬底形成有于SRAM单元阵列共通的为第I阱601a的η阱，且借由元件分离层602分离衬底上的扩散层。在借由衬底上的扩散层形成的第I存储节点Qa6中，借由注入杂质等而形成有第Ip+漏极扩散层603a，而在借由衬底上的扩散层而形成的第2存储节点Qb6中，借由注入杂质等而形成有第2p+漏极扩散层603b。此外，在第1、第2p+漏极扩散层（603a、603b)上，分别形成有第1、第2硅化物(silicide)层(613a、613b)。在p+漏极扩散层603a上形成有构成存取晶体管Qpl6的柱状硅层621a，而在p+漏极扩散层603b上形成有构成存取晶体管Qp26的柱状娃层621b。在各个柱状硅层的周围形成有栅极绝缘膜617与栅极电极618。在柱状硅层上部，借由注入杂质等形成有P+漏极扩散层616，而在源极扩散层表面则形成有硅化物层615。形成于存取晶体管Qpl6上的接点606a连接于位线BL6，而形成于存取晶体管Qp26上的接点606b则是连接于位线BLB6，而形成在从存取晶体管Qpl6及Qp26的栅极延伸的栅极配线618a上的接点607则连接于字线WL6。如图21 (b)所示，在衬底形成有于SRAM单元阵列共通的为第I阱601a的η阱，且借由元件分离层602分离衬底上的扩散层。在借由衬底上的扩散层形成的第I存储节点Qa6中，借由注入杂质等而形成有第In+漏极扩散层本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：舛冈富士雄，新井绅太郎，
申请(专利权)人：新加坡优尼山帝斯电子私人有限公司，
类型：
国别省市：
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