半导体器件及其制造方法技术

本发明专利技术提供了一种n沟道型HK/MG晶体管，其具有由含有La和Hf的第一高介电膜形成的栅极绝缘膜、及由金属膜和多晶硅膜的层叠膜形成的栅电极，并形成在由形成在半导体衬底的主面上的由含有氧原子的绝缘膜形成的元件分离部围成的活性区域，其中，在跨过元件分离部的上述栅电极下方，代替第一高介电膜，形成有La的含量比第一高介电膜少的、含有Hf的第二高介电膜。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，尤其是涉及如下的半导体器件及适用于其制造且有效的技术，所述半导体器件具有由介电常数高的High-k材料构成栅极绝缘膜、且由金属材料构成栅电极的场效应晶体管(HK(High-k)/MG(Metal Gate)晶体管；以下记作HK/MG晶体管)。
技术介绍
随着场效应晶体管的微型化，研究了代替以往的SiO2膜或SiON膜而采用High-k膜作为栅极绝缘膜的技术。这是为了抑制因沟道效应而增加的栅极漏电流，并且使有效换算膜厚(EOT :Equivalent Oxide Thickness)变薄而实现栅极电容的提高，由此提高场效应晶体管的驱动能力。 例如美国专利申请公开第2009/0152650号说明书(专利文献I)公开了以下技术，通过使元件分离上的栅电极缩短到光刻技术的分辨率极限，来防止由High-k构成的栅极绝缘膜的再氧化。另外，C.M.Laiet. al.，IEDM Tech. Dig.，pp. 655-658 (2009)(非专利文献 I)公开了通过先栅极(Gate First)处理或后栅极(Gate Last)处理,形成具有28nm的栅极长度的CM0SFET的技术。专利文献I :美国专利申请公开第2009/0152650号说明书非专利文献I C. M. Lai，C. T. Lin, L. ff. Cheng, C. H. Hsu，J. T. Tseng, T. F. Chiang,C. H. Chou, Y. ff. Chen, C. H. Yu, S. H. Hsu, C. G. Chen, Z. C. Lee, J. F. Lin, C. L. Yang, G. H. Ma,S.C. Chien, IEDM Technical Digest, pp.655-658(2009)
技术实现思路
本专利技术人经过研究得知，在由High-k材料构成栅极绝缘膜且由金属材料构成栅电极的HK/MG晶体管中，栅极宽度变窄时，阈值电压急剧增力卩。该阈值电压的急剧增加尤其在n沟道型HK/MG晶体管中更显著。而且，本专利技术人经过研究得知，作为n沟道型HK/MG晶体管中的上述阈值电压的增加的原因之一，认为是氧原子从构成元件分离部的绝缘膜向栅极绝缘膜的供给。因此，本专利技术人进行了如下研究，通过改变制造工艺的条件例如热处理温度或栅极绝缘膜的材料等，来减少从元件分离部向栅极绝缘膜供给的氧原子的量。但是，仅为抑制n沟道型HK/MG晶体管中的阈值电压的增加而改变制造工艺的条件是困难的，不能避免n沟道型HK/MG晶体管中的阈值电压的增加。本专利技术的目的是提供如下技术，在具有由High-k材料构成栅极绝缘膜且由金属材料构成栅电极的M/MG晶体管的半导体器件中，能够得到稳定的工作特性。本专利技术的上述以及其他目的和新特征通过本说明书的说明和附图可以明确。若简单说明本申请公开的专利技术中的代表性的专利技术的概要，则如下所述。本专利技术是具有由High-k材料构成栅极绝缘膜且由金属材料构成栅电极的n沟道型HK/MG晶体管的半导体器件，该n沟道型HK/MG晶体管具有元件分离部，形成在半导体衬底的主面上，并由含有氧原子的绝缘膜形成；与元件分离部相邻的活性区域；第一高介电膜，形成在活性区域及元件分离部上，并含有La和Hf ;第二高介电膜，在元件分离部上与第一高介电膜相连，La的含量比第一高介电膜少且含有Hf ;栅电极,形成在第一高介电膜及第二高介电膜上；沟道区域，形成在栅电极下方的活性区域；源极区域及漏极区域，以夹着沟道区域的方式形成在栅电极的两侧的活性区域。若简单说明通过本申请公开的专利技术中的代表性的专利技术得到的效果，则如下所述。在具有由High-k材料构成栅极绝缘膜且由金属材料构成栅电极的HK/MG晶体管的半导体器件中，能够得到稳定的工作特性。附图说明图I是实施例I的半导体器件的内部结构图。 图2是实施例I的内核用晶体管的n沟道型HK/MG晶体管及p沟道型HK/MG晶体管的沿栅极长度方向的主要部分剖面图。图3是实施例I的内核用晶体管的n沟道型HK/MG晶体管及p沟道型HK/MG晶体管的沿栅极宽度方向的主要部分剖面图。图4是实施例I的I/O用晶体管的n沟道型HK/MG晶体管及p沟道型HK/MG晶体管的沿栅极长度方向的主要部分剖面图。图5是实施例I的电阻元件的主要部分剖面图。图6是实施例I的内核用nMIS的主要部分俯视图。图7是实施例I的共有栅电极的内核用nMIS及内核用pMIS的主要部分俯视图。图8是实施例I的共有栅电极的3个内核用nMIS的主要部分俯视图。图9是实施例I的共有栅电极的内核用nMIS及内核用pMIS的主要部分俯视图。图10是实施例I的共有栅电极的内核用nMIS及内核用pMIS的主要部分俯视图。图11是表示实施例I的半导体器件的制造工序的主要部分剖面图。图12是接着图11，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图13是接着图12，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图14是接着图13，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图15是接着图14，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图16是接着图15，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图17是接着图16，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图18是接着图17，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图19是接着图18，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图20是接着图19，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图21是接着图20，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图22是接着图21，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。 图23是接着图22，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图24是接着图23，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图25是接着图24，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图26是接着图25，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图27是接着图26，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图28是接着图27，与半导体器件的制造工序中的图11相同的位置的主要部分剖面图。图29是实施例2的内核用晶体管的n沟道型HK/MG晶体管及p沟道型HK/MG晶体管的沿栅极宽度方向的主要部分剖面图。图30是表示实施例2的半导体器件的制造工序的主要部分剖面图。图31是接着图30，与半导体器件的制造工序中的图30相同的位置的主要部分剖面图。图32是接着图31，与半导体器件的制造工序中的图30相同的位置的主要部分剖面图。图33是接着图32，与半导体器件的制造工序中的图30相同的位置的主要部分剖面图。图34是接着图33，与半导体器件的制造工序中的图30相同的位置的主要部分剖面图。图35是接着图34，与半导体器件的制造工序中的图30相同的位置的主要部分剖面图。图36是接着图35，与半导体器件的制造工序中的图30相同的位置的主要部分剖面图。图3本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：时田裕文，
申请(专利权)人：瑞萨电子株式会社，
类型：
国别省市：