包含半导体元件的存储器装置制造方法及图纸

半导体基材(Si柱)(100)在基板(Sub)上在垂直方向直立或在水平方向延伸，且剖面为圆形或长方形，在配置于半导体基材(100)的两端的第一杂质层(101a)与第二杂质层(101b)之间，具有包围半导体基材(100)的第一栅极绝缘层(103a)、第二栅极绝缘层(103b)、第一栅极导体层(104a)及第二栅极导体层(104b)。进行存储器写入动作及存储器抹除动作，该存储器写入动作中施加电压于第一杂质层(101a)、第二杂质层(101b)、第一栅极导体层(104a)及第二栅极导体层(104b)，而通过流动于第一杂质层(101a)与第二杂质层(101b)之间的电流来使撞击游离化现象在通道区域(102)发生，并使产生的电子群及空穴群之中的电子群从通道领域(102)排出使空穴群的一部分保持于通道区域(102)，该存储器抹除动作中使保持的空穴群经由第一杂质层(101a)及第二杂质层(101b)的任一方或两方排出。出。出。

【技术实现步骤摘要】
【国外来华专利技术】包含半导体元件的存储器装置


[0001]本专利技术关于包含半导体元件的存储器装置。

技术介绍

[0002]近年来，在大型集成电路(LSI)技术开发上，一直在追求存储器装置的高度积体化及高性能化。
[0003]通常的平面型金属氧化物半导体(MOS)晶体管，具有在沿着半导体基板的上表面的水平方向延伸的通道(channel)。相对于此，环绕式栅极晶体管(SGT)具有在与半导体基板的上表面垂直的方向延伸的通道(参照例如专利文献1及非专利文献1)。因此，与平面型MOS晶体管相比，SGT可达成更高密度化的半导体装置。将该SGT用作为选择晶体管，可实现例如连接有电容的动态随机存取存储器(DRAM)(参照例如非专利文献2)、连接有电阻值变化元件的相变化存储器(PCM,Phase Change Memory)(参照例如非专利文献3)、电阻式随机存取存储器(RRAM,Resistive Random Access Memory)(参照例如非专利文献4)、利用电流使磁化方向变化而使电阻值变化的磁阻式随机存取存储器(MRAM,Magneto
‑
resistive Random Access Memory)(参照例如非专利文献5)等的高度积体化。另外，还有例如不包含电容，只用一个MOS晶体管构成的DRAM存储器单元(参照例如非专利文献7)。本申请为关于不包含电阻值变化元件或电容的可只用MOS晶体管构成的动态快闪存储器(dynamic flash memory)。
[0004]图15A至15D显示前述的不包含电容，只用一个MOS晶体管构成的DRAM存储器单元的写入动作，图16A及16B显示动作上的问题点，图17A至17C显示读出动作(参照非专利文献7至10)。图15A显示写入“1”之际的状态。此处，存储器单元(memory cell)形成于SOI(绝缘层上覆硅)基板1101，该存储器单元由与源极线SL连接的源极N
+
层1103、与位元线BL连接的汲极N
+
层1104、与字符线WL连接的栅极导电层1105及MOS晶体管1110a的浮体(floating body)1102所构成，并不包含有电容，该单一个MOS晶体管1110a构成DRAM存储器单元。在浮体1102正下方，SOI基板1100的SiO2层1101与浮体1102相接触。要将“1”写入此只由单一个MOS晶体管1110a构成的存储器单元时，使MOS晶体管1110a在线性区域动作。也就是，从源极N
+
层1103开始延伸的电子的通道1107会有夹止点1108，并不会到达与位元线连接的汲极N
+
层1104。当在与汲极N
+
层连接的位元线BL及与栅极导电层1105连接的字符线WL都施加高电压，且使栅极电压为汲极电压的约1/2程度而使MOS晶体管1110a动作时，在汲极N
+
层1104附近的夹止点1108，电场强度会最大。因而，从源极N
+
层1103朝向汲极N
+
层1104流动的受到加速的电子会撞击Si的晶格，撞击时丧失的运动能量会使得电子
‑
空穴对产生(撞击游离(Impact Ionization)现象)。产生的大部分的电子(未图示)会到达汲极N
+
层1104。小部分的极热的电子会越过栅极氧化膜1109而到达栅极导电层1105。同时，产生的空穴1106会使得浮体1102充电。在此情况，因为浮体1102为P型Si，所以产生的空穴使得多数载子更增多。当浮体1102中充满了产生的空穴1106使得浮体1102的电压变高到比源极N
+
层1103高出Vb以上，再产生出的空穴就会放电到源极N
+
层1103。此处，Vb为源极N
+
层1103与P层的浮体1102
之间的PN接面的内建电压(built
‑
in voltage)，约为0.7V。图15B显示产生的空穴1106将浮体1102充电到饱和的情形。
[0005]接着，参照图15C来说明存储器单元1110b的写入“0”的动作。就共通的选择字符线WL而言，随机存在有写入“1”的存储器单元1110a及写入“0”的存储器单元1110b。图15C显示的是从“1”的状态改写为“0”的状态的情形。要写入“0”时，使位元线BL的电压为负偏压，使汲极N
+
层1104与P层的浮体1102之间的PN接面为顺偏压。如此一来，在前一个周期预先于浮体1102产生的空穴1106会流入与位元线BL连接的汲极N
+
层1104。写入动作结束，就得到充满了产生的空穴1106的存储器单元1110a(图15B)、及产生的空穴都流掉了的存储器单元1110b(图15C)这两种存储器单元的状态。充满了空穴1106的存储器单元1110a的浮体1102的电位比产生的空穴都流掉了的浮体1102高。因此，存储器单元1110a的阈值电压会比存储器单元1110b的阈值电压低。图15D显示该状况。
[0006]接着，参照图16A及图16B来说明由单一个MOS晶体管构成的存储器单元的动作上的问题点。如图16A所示，浮体的电容量C
FB
为与字符线连接的栅极与浮体之间的电容量C
WL
、与源极线连接的源极N
+
层1103与浮体1102之间的PN接面的接面电容量C
SL
、与位元线连接的汲极N
+
层1104与浮体1102之间的PN接面的接面电容量C
BL
的总和，如以下的式(1)所示。
[0007]C
FB ＝ C
WL + C
BL + C
SL (1)
[0008]因此，写入时当字符线电压V
WL
变动，作为存储器单元的记忆节点(storage node)的浮体1102的电压也会受其影响。图16B显示该状况。写入时当字符线电压V
WL
从0V升高到V
ProgWL
，浮体1102的电压V
FB
会因为与字符线的电容耦合而从字符线电压变化之前的初始状态的电压V
FB1
升高到V
FB2
。其电压变化量ΔV
FB
如以下的式(2)所示。
[0009]ΔV
FB
＝V
FB2
－V
FB1
[0010]＝ C
WL / (C
WL + C
BL + C
SL
)
ꢀ×ꢀ
V
ProgWL
ꢀꢀ
(2)
[0011]此处，如以下的式(3)表示β。
[0012]β＝ C
WL / (C
WL + C
BL + C
SL
)
ꢀꢀꢀꢀ
(3)
[0013]β称为耦本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体存储器装置，包括：半导体基材，在基板上直立于垂直方向、或沿着该基板在水平方向延伸；第一杂质层及第二杂质层，配置于该半导体基材的两端；第一栅极绝缘层，围绕该第一杂质层与该第二杂质层之间的该半导体基材的侧面的一部分或全部，且与该第一杂质层接触或接近；第二栅极绝缘层，围绕该半导体基材的侧面的一部分或全部，且与该第一栅极绝缘层连接，与该第二杂质层接触或接近；第一栅极导体层，覆盖该第一栅极绝缘层；第二栅极导体层，覆盖该第二栅极绝缘层；第一绝缘层，配置于该第一栅极导体层与该第二栅极导体层之间；第一配线导体层，连接到该第一杂质层；第二配线导体层，连接到该第二杂质层；第三配线导体层，连接到该第一栅极导体层；以及第四配线导体层，连接到该第二栅极导体层，其中，该半导体基材包含一通道半导体层，该通道半导体层由被该第一栅极绝缘层所覆盖的第一通道半导体层及被该第二栅极绝缘层所覆盖的第二通道半导体层所构成，该通道半导体侧面整体被该第一栅极绝缘层及该第二栅极绝缘层包围，或被包含该第一栅极绝缘层及该第二栅极绝缘层的绝缘材料层包围，控制施加于该第一配线导体层、该第二配线导体层、该第三配线导体层及该第四配线导体层的电压，以通过进行以下动作而进行存储器写入动作：利用在该第一杂质层与该第二杂质层之间流通的电流使撞击游离化现象在该第一通道半导体层与该第二通道半导体层间的第一交界区域、或第一杂质层与第一通道半导体层间的第二交界区域、或第二杂质层与第二通道半导体层间的第三交界区域发生的动作；进行使产生的电子群及产生的空穴群之中的该电子群从该第一杂质层或该第二杂质层排除掉的动作；以及进行使该空穴群的一部分或全部残留在该第一通道半导体层及该第二通道半导体层的任一方或两方的动作，控制施加于该第一配线导体层、该第二配线导体层、该第三配线导体层及该第四配线导体层的电压，将该空穴群之中的残留空穴群从该第一杂质层及该第二杂质层的一方或两方去除掉，而进行存储器清除动作。2.根据权利要求1所述的半导体存储器装置，其中，通过进行该存储器清除动作，而将该第一杂质层与该第一通道半导体层之间的第一PN接面、及该第二杂质层与该第二通道半导体层之间的第二PN接面保持在逆偏压状态。3.根据权利要求1所述的半导体存储器装置，其中，该第一配线导体层为源极线，该第二配线导体层为位元线，该第三配线导体层及该第四配线导体层之中的一者为字符线，另一者为第一驱动控制线，且施加电压于该源极线、该位元线、该第一驱动控制线及该字符线来选择性地进行该存储器清除动作及该存储器写入动作。4.根据权利要求1所述的半导体存储器装置，其中，俯视时，该第二配线导体层与该第三配线导体层及该第四配线导体层正交。5.根据权利要求1所述的半导体存储器装置，其中，
该第一栅极导体层与该第一通道半导体层之间的第一栅极电容比该第二栅极导体层与该第二通道半导体层之间的第二栅极电容大。6.根据权利要求5所述的半导体存储器装置，其中，通过使该第一栅极导体层的第一通道长度比该第二栅极导体层的第二通道长度长、使该第一栅极绝缘层比该第二栅极绝缘层薄、使该第一栅极绝缘层的相对介电常数比该第二栅极绝缘层的相对介电常数大之中的任一方式、或这些方式的任意组合，而使该第一栅极电容比该第二栅极电容大。7.根据权利要求1所述的半导体存储器装置，其中，该第一杂质层及该第二杂质层为N型半导体层，该第一通道半导体层及该第二通道半导体层为P型半导体层或中性半导体层，在该存储器清除动作开始时，通过空穴群排除动作及接续的已排除空穴群排除停止动作而进行该存储器清除动作，该空穴群排除动作使该第二杂质层的电压变为低于该第二通道半导体层的电压，使该...

【专利技术属性】
技术研发人员：作井康司，原田望，
申请(专利权)人：新加坡优尼山帝斯电子私人有限公司，
类型：发明
国别省市：