半导体存储器制造技术

本申请涉及半导体存储器。实施方式提供一种能够使读出动作高速化的半导体存储器。实施方式的半导体存储器包含第1及第2存储单元、连接于第1及第2存储单元的字线、分别连接于第1及第2存储单元的第1及第2位线、分别连接于第1及第2位线的第1及第2感测放大器、以及控制器。第1及第2感测放大器分别包含第1至第3晶体管。第3晶体管的一端电连接于第1及第2晶体管，另一端连接于位线。在读出动作中控制器对字线施加读出电压ER。在第1时刻t5，控制器对第1及第2晶体管分别施加第1电压Vblk及第2电压Vblc，第1感测放大器经由第1及第3晶体管对第1位线施加电压，第2感测放大器经由第2及第3晶体管对第2位线施加电压。第2位线施加电压。第2位线施加电压。

【技术实现步骤摘要】
半导体存储器
[0001]分案申请的相关信息
[0002]本申请为专利技术名称为“半导体存储器”的原中国专利技术专利申请的分案申请。原申请的中国申请号为201811553220.1；原申请的申请日为2018年12月19日。
[0003][相关申请案][0004]本申请案享有以日本专利申请案2018
‑
151665号(申请日：2018年8月10日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0005]实施方式涉及一种半导体存储器。

技术介绍

[0006]已知有能够将数据非易失地存储的NAND(Not And，与非)型闪速存储器。

技术实现思路

[0007]实施方式提供一种能够使读出动作高速化的半导体存储器。
[0008]实施方式的半导体存储器包含第1及第2存储单元、字线、第1及第2位线、第1及第2感测放大器、以及控制器。第1及第2存储单元分别基于阈值电压存储多比特的数据。字线连接于第1及第2存储单元的各自的栅极。第1及第2位线分别连接于第1及第2存储单元。第1及第2感测放大器分别连接于第1及第2位线。第1及第2感测放大器分别包含第1晶体管、第2晶体管、及第3晶体管。第3晶体管的一端分别电连接于第1晶体管与第2晶体管，另一端连接于对应的位线。在第1及第2存储单元的读出动作中，控制器对字线施加第1读出电压。在控制器施加第1读出电压的第1期间所包含的第1时刻，控制器对第1晶体管施加高于接地电压的第1电压，对第2晶体管施加与第1电压不同的第2电压。在第1时刻，第1感测放大器经由第1晶体管与第3晶体管对第1位线施加电压，第2感测放大器经由第2晶体管与第3晶体管对第2位线施加电压。
附图说明
[0009]图1是表示第1实施方式的半导体存储器的构成例的框图。
[0010]图2是表示第1实施方式的半导体存储器所具备的存储单元阵列的电路构成的一例的电路图。
[0011]图3是表示第1实施方式的半导体存储器所具备的存储单元阵列的平面布局的一例的俯视图。
[0012]图4是表示第1实施方式的半导体存储器所具备的存储单元阵列的单元区域中的平面布局的一例的俯视图。
[0013]图5是表示第1实施方式的半导体存储器所具备的存储单元阵列的单元区域中的截面结构的一例的剖视图。
[0014]图6是表示第1实施方式的半导体存储器中的存储器柱的截面结构的一例的剖视图。
[0015]图7是表示第1实施方式的半导体存储器所具备的存储单元阵列的引出区域中的平面布局的一例的俯视图。
[0016]图8是表示第1实施方式的半导体存储器所具备的存储单元阵列的引出区域中的截面结构的一例的剖视图。
[0017]图9是表示第1实施方式的半导体存储器所具备的行解码器模块的电路构成的一例的电路图。
[0018]图10是表示第1实施方式的半导体存储器所具备的感测放大器模块的电路构成的一例的电路图。
[0019]图11是表示第1实施方式的半导体存储器所具备的感测放大器模块的更详细的电路构成的一例的电路图。
[0020]图12是表示第1实施方式的半导体存储器中的存储单元晶体管的阈值分布、数据的分配、及读出电压的一例的图。
[0021]图13是表示第1实施方式的半导体存储器的读出动作的一例的时序图。
[0022]图14是表示第1实施方式的变化例中的读出动作的一例的时序图。
[0023]图15是表示第2实施方式的半导体存储器所具备的感测放大器模块的电路构成的一例的电路图。
[0024]图16是表示第2实施方式的半导体存储器的读出动作的一例的时序图。
[0025]图17是表示第2实施方式的变化例中的读出动作的一例的时序图。
[0026]图18是表示第3实施方式的半导体存储器所具备的感测放大器模块的电路构成的一例的电路图。
[0027]图19是表示第3实施方式的比较例中的读出动作的一例的时序图。
[0028]图20是表示第3实施方式的半导体存储器的读出动作中的突跳动作的设定的一例的表格。
[0029]图21是表示第3实施方式的半导体存储器的读出动作的一例的时序图。
[0030]图22是表示第3实施方式的变化例中的读出动作的一例的时序图。
[0031]图23是表示第4实施方式的半导体存储器的读出动作中的突跳动作的设定的一例的表格。
[0032]图24是表示第4实施方式的半导体存储器的读出动作的一例的时序图。
[0033]图25是表示第4实施方式的变化例中的读出动作的一例的时序图。
[0034]图26是表示第1变化例中的读出动作的一例的时序图。
[0035]图27是表示第2变化例中的读出动作的一例的时序图。
具体实施方式
[0036]以下，参照附图对实施方式进行说明。各实施方式例示了用来使专利技术的技术性思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必限定为与现实的图相同。本专利技术的技术思想并不由构成要素的形状、结构、配置等而特定。
[0037]此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。
构成参照符号的文字之后的数字由包含相同的文字的参照符号来参照，且是为了将具有相同的构成的要素彼此区别而使用。在无须将由包含相同文字的参照符号所示的要素相互区别的情况下，这些要素分别由仅包含文字的参照符号来参照。
[0038][1]第1实施方式
[0039]以下，对第1实施方式的半导体存储器1进行说明。
[0040][1
‑
1]半导体存储器1的构成
[0041][1
‑1‑
1]半导体存储器1的整体构成
[0042]半导体存储器1例如为能够将数据非易失地存储的NAND型闪速存储器。半导体存储器1例如由外部的存储器控制器2而控制。图1表示了实施方式的半导体存储器1的构成例。
[0043]如图1所示，半导体存储器1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16。
[0044]存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK为能够将数据非易失地存储的多个存储单元的集合，例如作为数据的删除单位而使用。
[0045]另外，在存储单元阵列10中，设置着多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细的构成将在下文叙述。
[0046]指令寄存器11保存半导体存储器1从存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
[0047]地址寄存器12保存半导体存储器1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器，包括：第1及第2存储单元，每个存储单元具有对应于存储在其中的多比特的数据的阈值电压；字线，其电连接于所述第1及第2存储单元中的每一者的栅极；第1及第2位线，其分别电连接于所述第1及第2存储单元；第1及第2感测放大器，其分别电连接于所述第1及第2位线，所述第1及第2感测放大器中的每一者分别包含第1晶体管、第2晶体管、及第3晶体管，所述第3晶体管具有电连接于所述第1晶体管和所述第2晶体管中的每一者的一端、以及电连接于对应的位线的另一端；以及控制器，其中在读出动作期间：所述控制器对所述字线施加第1读出电压；在所述控制器对所述字线施加所述第1读出电压的第1期间的第1时刻，所述控制器对所述第1晶体管施加高于接地电压的第1电压，且对所述第2晶体管施加与所述第1电压不同的第2电压；并且在所述第1时刻，所述第1感测放大器经由所述第1晶体管与所述第3晶体管对所述第1位线施加电压，且所述第2感测放大器经由所述第2晶体管与所述第3晶体管对所述第2位线施加电压。2.根据权利要求1所述的半导体存储器，其中所述控制器经配置以将所述第1及第2存储单元的所述阈值电压设置为第1阈值电压以在其中存储第1数据、且设置为高于所述第1阈值电压的第2阈值电压以在其中存储第2数据，以及其中在所述读出动作期间，所述第1存储单元具有所述第2阈值电压，且所述第2存储单元具有所述第1阈值电压。3.根据权利要求2所述的半导体存储器，其中所述第1及第2感测放大器中的每一者还包含：第4晶体管，其具有电连接于第1节点的一端和电连接于所述第1晶体管的另一端；第5晶体管，其具有电连接于所述第1节点的一端和电连接于所述第2晶体管的另一端；栅极，其电连接于所述第4晶体管的栅极，且导电型不同于所述第4晶体管的导电型；以及第6晶体管，其电连接于电源线与所述第1节点之间，其中在所述第1及第2感测放大器的每一者中，所述第1晶体管的另一端、所述第2晶体管的另一端、及所述第3晶体管的所述一端中的每一者电连接于第2节点，并且其中所述第2电压为所述接地电压与所述第1电压之间的电压。4.根据权利要求3所述的半导体存储器，其中在所述第1期间中的比所述第1时刻靠后的第2时刻，所述控制器对所述第1晶体管与所述第2晶体管中的每一者施加所述第1电压。5.根据权利要求3所述的半导体存储器，其中在所述读出动作期间，所述控制器在对所述字线施加所述第1读出电压之前，对所述字线施加低于所述第1读出电压的第2读出电压，其中在所述控制器施加所述第2读出电压的第2期间中的第3时刻，所述控制器对所述
第1晶体管施加高于所述第2电压的第3电压，且对所述第2晶体管施加所述第2电压，且其中在所述第3时刻，所述第1感测放大器经由所述第2晶体管与所述第3晶体管对所述第1位线施加电压，且所述第2感测放大器经由所述第2晶体管与所述第3晶体管对所述第2位线施加电压。6.根据权利要求5所述的半导体存储器，其中所述第1电压高于所述第3电压。7.根据权利要求3所述的半导体存储器，其中在所述读出动作期间，所述控制器在对所述字线施加所述第1读出电压之前，对所述字线施加高于所述第1读出电压的第2读出电压，其中在所述控制器施加所述第2读出电压的第2期间中的第3时刻，所述控制器对所述第1晶体管施加高于所述第2电压的第3电压，且对所述第2晶体管施加所述第2电压，且其中在所述第3时刻，所述第1感测放大器经由所述第1晶体管与所述第3晶体管对所述第1位线施加电压，且所述第2感测放大器经由所述第1晶体管与所述第3晶体管对所述第2位线施加电压。8.根据权利要求7所述的半导体存储器，其中所述第1电压低于所述第3电压。9.根据权利要求8所述的半导体存储器，其中所述第1及第2感测放大器中的每一者包含多个锁存电路，所述锁存电路包含连接于所述第4晶体管的栅极与所述第5晶体管的栅极中的每一者的第1锁存电路，且其中在所述读出动作期间，所述控制器基于在所述第2期间获得的读出结果来更新存储在所述第1锁存电路中的信息。10.根据权利要求1所述的半导体存储器，其中所述第1及第2感测放大器中的每一者还包含：第4晶体管，其具有被供给电源电压的一端；第5晶体管，其具有电连接于所述第4晶体管的另一端的一端、和电连接于所述第1晶体管的一端的另一端；第6晶体管，其具有被供给电源电压的一端；及第7晶体管，其具有电连接于所述第6晶体管的另一端的一端、和电连接于所述第2晶体管的一端的另一端，其中在所述第1及第2感测放大器的每一者中，所述第1晶体管的另一端电连接于所述第3晶体管的一端，所述第2晶体管的另一端电连接于所述第1晶体管的所述一端，其中在所述第1时刻，所述控制器对所述第5晶体管施加第3电压、对所述第7晶体管施加高于所述第3电压的第4电压、对所述第1感测放大器的所述第6晶体管施加第1逻辑电平的电压、且对所述第2感测放大器的所述第6晶体管施加与所述第1逻辑电平不同的第2逻辑电平的电压，且其中所述第2电压低于所述第1电压。11.根据权利要求10所述的半导体存储器，其中在所述第1期间中的比所述第1时刻靠后的第2时刻，所述控制器对所述第1晶体管施加所述第3电压、对所述第2晶体管施加低于所述第3电压的第5电压、对所述第5晶体管施加所述第4电压、且对所述第7晶体管施加低于所述第3电压的第6电压。12.根据权利要求10所述的半导体存储器，其中在所述读出动作期间，所述控制器在对所述字线施加所述第1读出电压之前，对所
述字线施加低于所述第1读出电压的第2读出电压，其中在所述控制器施加所述第2读出电压的第2期间中的第3时刻，所述控制器对所述第1晶体管施加所述第1电压、且对所述第2晶体管施加低于所述第2电压的第5电压，且其中在所述第3时刻，所述控制器对所述第5晶体管施加所述第3电压、对所述第7晶体管施加所述第4电压、对所述第1感测放大器的所述第6晶体管施加所述第1逻辑电平的电压、且对所述第2感测放大器的所述第6晶体管施加所述第1逻辑电平的所述电压。13.根据权利要求12所述的半导体存储器，其中所述第2电压高于所述第5电压。14.根据权利要求10所述的半导体存储器，其中在所述读出动作期间，所述控制器在对所述字线施加所述第1读出电压之前，对所述字线施加高于所述第1读出电压的第2读出电压，其中在所述控制器施加所述第2读出电压的期间中的第3时刻，所述控制器对所述第1晶体管施加所述第1电压、且对所述第2晶体管施加高于所述第2电压的第5电压，且其中在所述第3时刻，所述控制器对所述第5晶体管施加所述第3电压、对所述第7晶体管施加所述第4电压、对所述第1感测放大器的所述第6晶体管施加所述第1逻辑电平的电压、且对所述第2感测放大器的所述第6晶体管施加所述第1逻辑电平的所述电压。15.根据权利要求14所述的半导体存储器，其中所述第2电压低于所述第5电压。16.根据权利要求15所述的半导体存储器，其中所述控制器基于在所述第2期间确定的读出结果来变更在所述第1时刻施加到所述第6晶体管的电压。17.一种半导体存储器，包括：多个存储单元晶体管，所述存储单元晶体管中的每一者的阈值电压是可变的以存储多比特的数据；字线，其电连接于所述存储单元晶体管的栅极；多个位线，其分别电连接于所述存储单元晶体管的一端；源极线，其电连接于所述存储单元晶体管的另一端；多个感测放大器单元，其分别电连接于所述位线，所述感测放大器单元中的每一者包含感测放大器、第1锁存器和第2锁存器；以及控制器，其中所述感测放大器中的每一者包含：第1晶体管，其具有被供给第1控制信号的栅极、电连接于所述位线的相应一者的一端、以及电连接于第1节点的另一端，第2晶体管，其具有被供给第2控制信号的栅极、以及电连接于所述第1晶体管的所述另一端的一端，第3晶体管，其具有被供给基于存储在所述第1锁存器的相应一者中的数据的信号的栅极、电连接于所述第2晶体管的另一端的一端、以及电连接于电源节点的另一端，第4晶体管，其具有被供给第3控制信号的栅极、以及电连接于所述第1晶体管的所述另一端的一端，以及
第5晶体管，其具有被供给基于存储在所述第2锁存器的相应一者中的数据的信号的栅极、以及电连接于所述第4晶体管的另一端的一端。18.根据权利要求17所述的半导体存储器，其中，在所述感测放大器的每一者中，所述第1锁存器和所述第2锁存器中的每一者是静态锁存器。19.根据权利要求17所述的半导体存储器，其中，所述存储单元晶体管包括第1存储单元晶体管和第2存储单元晶体管，且所述位线包括电连接于所述第1存储单元晶体管的所述一端的第1位线、和电连接于所述第2存储单元晶体管的所述一端的第2位线，且其中所述感测放大器包括电连接于所述第1位线的第1感测放大器、和电连接于所述第2位线的第2感测放大器，且其中，当所述控制器执行动作时，所述第1感测放大器向所述第1位线供应高于接地电压的第1电压，且所述第2感测放大器向所述第2位线供应低于所述第1电压且高于所述接地电压的第2电压。20.根据权利要求19所述的半导体存储器，其中，当所述控制器执行动作时，所述第1感测放大器经由所述第1晶体管和所述第2晶体管向所述第1位线供应所述第1电压，且所述第2感测放大器经由所述第1晶体管和所述第4晶体管向所述第2位线供应所述第2电压。21.根据权利要求17所述的半导体存储器，其中所述感测放大器中的每一者还包含：第6晶体管，其具有被供给基于存储在所述第2锁存器的相应一者中的数据的信号的栅极、电连接于所述第2晶体管的另一端的一端、以及电连接于所述第5晶体管的另一端的另一端，第7晶体管，其具有被供给第4控制信号的栅极、电连接于所述第5晶体管的所述另一端和所述第6晶体管的所述另一端的一端、和电连接于所述第3晶体管的所述一端的另一端，以及第8晶体管，其具有被供给第5控制信号的栅极、电连接于所述第5晶体管的所述另一端和所述第6晶体管的所述另一端的一端、和电连接于感测节点的另一端。22.根据权利要求21所述的半导体存储器，其中：所述第1存储单元晶体管的阈值电压被设置为高于所述第2存储单元晶体管的阈值电压，且当所述控制器执行读出动作时，在所述控制器对所述字线施加第1读出电压的第1期间的第1时刻，所述控制器将所述第2控制信号设置为高于接地电压的第1电压、并将所述第3控制信号设置为低于所述第1电压且高于所述接地电压的第2电压，且所述第1感测放大器经由所述第1晶体管和所述第2晶体管对所述第1位线施加电压，且所述第2感测放大器经由所述第1晶体管和所述第4晶体管对所述第2位线施加电压。23.根据权利要求22所述的半导体存储器，其中：在所述第1期间中的比所述第1时刻靠后的第2时刻，所述控制器将所述第2控制信号设置为所述第2电压、并将所述第3控制信号设置为所述第2电压。24.根据权利要求23所述的半导体存储器，其中：当所述控制器执行读出动作时，所述控制器在对所述字线施加所述第1读出电压之前，
对所述字线施加低于所述第1读出电压的第2读出电压，并且在所述控制器施加所述第2读出电压的第2期间中的第3时刻，所述第1感测放大器经由所述第1晶体管和所述第2晶体管向所述第1位线施加电压，且所述第2感测放大器经由所述第1晶体管和所述第2晶体管向所述第2位线施加电压。25.根据权利要求24所述的半导体存储器，其中：在所述读出动作期间，所述控制器基于在所述第2期间经由所述位线获得的相应读出结果来更新存储在所述第2锁存器中的信息。26.一种半导体存储器，包括：多个存储单元晶体管，所述存储单元晶体管中的每一者的阈值电压是可变的以存储多比特的数据；字线，其电连接于所述存储单元晶体管的栅极；多个位线，其分别电连接于所述存储单元晶体管的一端；源极线，其电连接于所述存储单元晶体管的另一端；多个感测放大器单...

【专利技术属性】
技术研发人员：柳平康辅，酒向万里生，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：