存储器制造技术

本公开实施例提供一种存储器，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿第一方向排布的多个存储模块；列选择电路以及读写控制驱动电路，列选择电路与读写控制驱动电路均位于多个存储模块垂直于第一方向的同一侧；沿第一方向延伸的列选择线以及沿第三方向延伸的列连接线，每一列选择线电连接沿第一方向排布的放大单元，且列选择线经由列连接线电连接列选择电路，列选择电路用于驱动与列选择线电连接的放大单元；沿第一方向延伸的全局数据线以及沿第三方向延伸的全局连接线，全局数据线经由全局连接线电连接读写控制驱动电路，读写控制驱动电路用于驱动与全局数据线相对应的存储模块。本公开实施例有利于改善存储器的存储性能。储器的存储性能。储器的存储性能。

【技术实现步骤摘要】
存储器


[0001]本公开实施例涉及半导体
，特别涉及一种存储器。

技术介绍

[0002]半导体存储器可以分为非易失性存储器和易失性存储器。动态随机存取存储器(Dynamic Random Access Memory，DRAM)作为易失性存储器，具备存储密度高、读写速度快等优点，广泛用于各种电子系统中。随着制程工艺越来越先进，存储器的存储性能有待进一步提升。

技术实现思路

[0003]本公开实施例提供一种存储器，至少有利于改善存储器的存储性能。
[0004]根据本公开一些实施例中，本公开实施例一方面提供一种存储器，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿所述第一方向排布的多个存储模块，所述存储模块包括：沿所述第一方向排布的存储器阵列以及放大器阵列，所述存储器阵列包括至少一个存储单元，所述放大器阵列包括至少一个放大单元，每一所述位线与相应的所述放大单元的一端电连接，每一所述字线与相应的所述存储单元电连接；列选择电路以及读写控制驱动电路，所述列选择电路与所述读写控制驱动电路均位于多个所述存储模块垂直于所述第一方向的同一侧；沿所述第一方向延伸的列选择线以及沿第三方向延伸的列连接线，每一所述列选择线电连接沿所述第一方向排布的所述放大单元，且所述列选择线经由所述列连接线电连接所述列选择电路，所述列选择电路用于驱动与所述列选择线电连接的所述放大单元；沿所述第一方向延伸的全局数据线以及沿第三方向延伸的全局连接线，所述全局数据线经由所述全局连接线电连接所述读写控制驱动电路，所述读写控制驱动电路用于驱动与所述全局数据线相对应的所述存储模块，以使数据经由所述全局数据线写入至所述存储单元内，或者，以从所述存储单元内读出数据并将所述数据传输至所述全局数据线。
[0005]在一些实施例中，所述列选择电路以及所述读写控制驱动电路沿所述第一方向排布。
[0006]在一些实施例中，每一所述列选择线电连接沿所述第一方向排布的多列所述放大单元。
[0007]在一些实施例中，所述列选择电路包括沿所述第一方向排布的多个列选择单元，每一所述列选择单元经由所述电连接线电连接至少两条所述列选择线；其中，每一所述列选择单元经由所述列连接线电连接相邻分布的至少两条所述列选择线；或者，每一所述列选择单元经由所述列连接线电连接间隔分布的至少两条所述列选择线。
[0008]在一些实施例中，在沿所述第一方向上，多个所述存储模块按照自然数递增顺序排序，处于奇数位置的所述存储模块定义为第一存储模块，处于偶数位置的所述存储模块定义为第二存储模块；所述全局数据线包括：第一全局数据线，所述第一全局数据线与所述
第一存储模块相对应；第二全局数据线，所述第二全局数据线与所述第二存储模块相对应；所述全局连接线包括：第一全局连接线，所述第一全局连接线电连接所述第一全局数据线与所述读写控制驱动电路；第二全局连接线，所述第二全局连接线电连接所述第二全局数据线与所述读写控制驱动电路。
[0009]在一些实施例中，每一条所述第一全局数据线与所有所述第一存储模块相对应；每一条所述第二全局数据线与所有所述第二存储模块相对应。
[0010]在一些实施例中，所述第一全局数据线以及所述第二全局数据线的数量均为多条，其中每条所述第一全局数据线与部分数量的所述第一存储模块相对应，每条所述第二全局数据线与部分数量的所述第二存储模块相对应。
[0011]在一些实施例中，所述读写控制驱动电路包括：沿所述第一方向排布的多个读写控制驱动单元，每一所述读写控制驱动单元电连接至少一条所述第一全局数据线以及至少一条所述第二全局数据线。
[0012]在一些实施例中，多个所述存储模块划分为沿所述第一方向排布的至少两个模块区域，每一所述模块区域包括至少两个所述存储模块；所述列选择电路包括：沿所述第一方向排布的至少两个列选择模块，每一所述列选择模块位于相应的所述模块区域的一侧，所述列选择模块经由所述列连接线与相应的所述列选择线电连接；所述读写控制驱动电路包括：沿所述第一方向排布的至少两个读写控制驱动模块，每一所述读写控制驱动模块位于相应的所述模块区域的一侧，所述读写控制驱动模块经由所述全局连接线与相应的所述全局数据线电连接。
[0013]在一些实施例中，不同所述模块区域的所述全局数据线之间相互独立；或者，所述全局数据线对应于至少两个所述模块区域，连接同一全局数据线_的至少两个的所述模块区域内的至少部分数量的所述存储模块共用所述全局数据线。
[0014]在一些实施例中，所述列选择电路被配置为，当所述模块区域对应的所述字线被使能时，与所述模块区域对应的所述列选择模块经由所述列选择线驱动所述模块区域内的所述放大单元；所述读写控制驱动电路被配置为，当所述模块区域对应的所述字线被使能时，与所述模块区域对应的所述读写控制驱动电路经由全所述全局数据线驱动所述模块区域内的所述存储模块。
[0015]在一些实施例中，对于同一所述模块区域，所述列连接线的数量与所述列选择线的数量相同，且每一所述列连接线与一所述列选择线电连接；或者，对于同一所述模块区域，同一所述列连接线与至少两条所述列选择线电连接。
[0016]在一些实施例中，所述列选择模块包括至少两个沿所述第一方向排布的列选择单元，每一所述列选择单元经由所述列连接线电连接至少两条所述列选择线。
[0017]在一些实施例中，对于同一所述模块区域，每一所述列选择单元经由所述列连接线电连接相邻分布的至少两条所述列选择线；或者，对于同一所述模块区域，每一所述列选择单元经由所述列连接线电连接间隔分布的至少两条所述列选择线。
[0018]在一些实施例中，每一所述列选择单元经由同一所述列连接线电连接至至少两条所述列选择线；或者，每一所述列选择单元经由不同的所述列连接线电连接至至少两条所述列选择线。
[0019]在一些实施例中，同一所述模块区域具有多条所述全局数据线，且多条所述全局
数据线分为至少两组，每组所述全局数据线与至少两个相邻的所述存储模块相对应。
[0020]在一些实施例中，对于同一所述模块区域，所有所述全局数据线相邻排布，或者，不同组的所述全局数据线间隔排布。
[0021]在一些实施例中，对于同一所述模块区域，所述读写控制驱动模块包括沿所述第一方向排布的多个读写控制驱动单元，且每一所述读写控制驱动单元电连接至少一组所述全局数据线全局连接线。
[0022]在一些实施例中，所述第一方向与所述第三方向相垂直；所述第二方向与所述第三方向相同。
[0023]在一些实施例中，还包括：行译码电路，所述行译码电路用于通过所述字线选中与所述字线电连接的所述存储单元；所述行译码电路位于所述列选择电路以及所述读写控制驱动电路远离多个所述存储模块的一侧。
[0024]本公开实施例提供的技术方案具有以下优点：
[0025]本公开实施例提供一种结构性能优越的存储器，多个存储模块沿第一方向排布，读写控制驱动电路与列选择电路位于多个存储模块的同一侧本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其特征在于，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿所述第一方向排布的多个存储模块，所述存储模块包括：沿所述第一方向排布的存储器阵列以及放大器阵列，所述存储器阵列包括至少一个存储单元，所述放大器阵列包括至少一个放大单元，每一所述位线与相应的所述放大单元的一端电连接，每一所述字线与相应的所述存储单元电连接；列选择电路以及读写控制驱动电路，所述列选择电路与所述读写控制驱动电路均位于多个所述存储模块垂直于所述第一方向的同一侧；沿所述第一方向延伸的列选择线以及沿第三方向延伸的列连接线，每一所述列选择线电连接沿所述第一方向排布的所述放大单元，且所述列选择线经由所述列连接线电连接所述列选择电路，所述列选择电路用于驱动与所述列选择线电连接的所述放大单元；沿所述第一方向延伸的全局数据线以及沿第三方向延伸的全局连接线，所述全局数据线经由所述全局连接线电连接所述读写控制驱动电路，所述读写控制驱动电路用于驱动与所述全局数据线相对应的所述存储模块，以使数据经由所述全局数据线写入至所述存储单元内，或者，以从所述存储单元内读出数据并将所述数据传输至所述全局数据线。2.如权利要求1所述的存储器，其特征在于，所述列选择电路以及所述读写控制驱动电路沿所述第一方向排布。3.如权利要求1所述的存储器，其特征在于，每一所述列选择线电连接沿所述第一方向排布的多列所述放大单元。4.如权利要求3所述的存储器，其特征在于，所述列选择电路包括沿所述第一方向排布的多个列选择单元，每一所述列选择单元经由电连接线电连接至少两条所述列选择线；其中，每一所述列选择单元经由所述列连接线电连接相邻分布的至少两条所述列选择线；或者，每一所述列选择单元经由所述列连接线电连接间隔分布的至少两条所述列选择线。5.如权利要求1所述的存储器，其特征在于，在沿所述第一方向上，多个所述存储模块按照自然数递增顺序排序，处于奇数位置的所述存储模块定义为第一存储模块，处于偶数位置的所述存储模块定义为第二存储模块；所述全局数据线包括：第一全局数据线，所述第一全局数据线与所述第一存储模块相对应；第二全局数据线，所述第二全局数据线与所述第二存储模块相对应；所述全局连接线包括：第一全局连接线，所述第一全局连接线电连接所述第一全局数据线与所述读写控制驱动电路；第二全局连接线，所述第二全局连接线电连接所述第二全局数据线与所述读写控制驱动电路。6.如权利要求5所述的存储器，其特征在于，每一条所述第一全局数据线与所有所述第一存储模块相对应；每一条所述第二全局数据线与所有所述第二存储模块相对应。7.如权利要求5所述的存储器，其特征在于，所述第一全局数据线以及所述第二全局数据线的数量均为多条，其中每条所述第一全局数据线与部分数量的所述第一存储模块相对应，每条所述第二全局数据线与部分数量的所述第二存储模块相对应。8.如权利要求7所述的存储器，其特征在于，所述读写控制驱动电路包括：
沿所述第一方向排布的多个读写控制驱动单元，每一所述读写控制驱动单元电连接至少一条所述第一全局数据线以及至少一条所述第二全局数据线。9.如权利要求1所述的存储器，其特征在于，多个所述存储模块划分为沿所述第一方向排布的至...

【专利技术属性】
技术研发人员：李红文，尚为兵，张良，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：