一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路制造技术

本发明专利技术属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路。非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。矫正电路用于解决3T1R1C存储电路数据恢复时的数据反相问题，DRAM和存算电路以3T1R1C存储电路为基本存储单元设计。本发明专利技术解决了DRAM断电丢数据，以及执行乘累加运算的精度易受到位线电压变化、驱动波动、器件不匹配等因素影响问题。器件不匹配等因素影响问题。器件不匹配等因素影响问题。

【技术实现步骤摘要】
一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路


[0001]本专利技术属于集成电路
，具体涉及一种非易失性3T1R1C存储电路、一种恢复数据矫正电路、一种具有数据备份与恢复功能的DRAM电路、以及一种基于3T1R1C实现乘累加运算的存算电路。

技术介绍

[0002]近几年来，人工智能在很多领域都实现了应用，取得了长足的进步。其中，卷积神经网络作为实现人工智能的有效机器学习方法，也受到越来越多的关注。然而，卷积神经网络的应用也给电路和系统设计带来了新的挑战。巨大的数据吞吐量不仅大大增加了用于数据处理的时间和功耗，而且对处理器和存储器的性能提出了更高的要求。
[0003]此外，为了进一步提高处理机器学习任务的运算芯片的性能，技术人员试图对传统的计算机架构进行革新。传统芯片采用的是冯
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诺依曼架构，这种架构是将内存与处理器分开，使用总线进行通信。但近几十年来，内存的性能发展远远落后于处理器，而处理器与内存之间的通信也受到通信接口数量的限制，数据吞吐量难以提高，来回的数据传输消耗了大量的时间和能量，甚至高于计算。在此基础上，技术人员提出了近内存计算和内存中的计算。所谓近内存计算，顾名思义，就是在内存周围布置尽可能多的处理器，增加处理器和内存之间的通信接口，尽可能缩短通信距离，这在一定程度上提高了处理速度，但其本质上仍然采用冯
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诺依曼结构，将数据的处理和存储分开。而内存中的计算技术是在内存中的计算整合了数据处理和存储。它采用完全并行的方式进行内存中的数据计算，这大大降低了数据处理的功耗和延迟。
[0004]对于内存中的计算(Computing in Memory，缩写为CIM)，目前最先进的解决方案主要包括以下几类。使用易失性或非易失性存储器的CIM解决方案；使用电流域或电压域的CIM解决方案。标准的静态随机存取存储器(Static Random
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Access Memory，SRAM)单元因其高速和易于与算术单元结合而受到大多数CIM设计者的青睐，但其易失性特点也限制了其应用领域，而且漏电功耗也难以消除。目前的非易失性存储器解决方案主要包括电阻式随机存取存储器(Resistive Random
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Access Memory，RRAM)、铁电式随机存取存储器(Ferroelectric Random Access Memory，FeRAM)、磁阻式随机存取存储器(Magneto
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resistive Random Access Memory，MRAM)、相变随机存取存储器(Phase Change Random Access Memory，PCRAM)等。其中，RRAM的面积小，功耗低，与CMOS工艺有很好的兼容性。至于存储器解决方案中的电流域或电压域计算，操作结果通常由位线电流或位线电压表示。然而，它们存在精度差的问题，即由于位线电压变化、驱动波动、器件不匹配等因素的影响，计算结果经常偏离理想值。这就限制了CIM架构只能用于低精度的应用。

技术实现思路

[0005]为了解决现有DRAM芯片在执行内存中计算任务时容易因断电而数据丢失，以及执行乘累加运算时因位线电压变化、驱动波动、器件不匹配等因素而导致计算结果精度不足
的问题；本专利技术提供一种非易失性3T1R1C存储电路、一种恢复数据矫正电路、一种具有数据备份与恢复功能的DRAM电路、以及一种基于3T1R1C实现乘累加运算的存算电路及其对应的集成电路。
[0006]本专利技术采用以下技术方案实现：
[0007]一种非易失性3T1R1C存储电路，其作为大规模的DRAM存储电路中的基本存储单元。存储单元可实现在断电前进行数据备份并在重新上电后进行数据恢复。
[0008]本专利技术中提供的非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。
[0009]在该型非易失性3T1R1C存储电路中，通过C0的充/放电状态表征存储数据“1”或“0”；在电路断电之前，将C0数据被备份到R0；数据备份时，利用R0的低阻状态和高阻状态分别用来映射存储数据“1”或“0”。在电路重新上电后，将R0备份的数据重新恢复至C0中。
[0010]其中，需要特别注意的是：本专利技术提供的非易失性3T1R1C存储电路每次上电数据恢复操作后C0的存储的数据与掉电前存储的原始数据相反。针对这一电路特性，本专利技术可采取两种方式进行改进，以避免发生数据恢复“错误”。具体措施为包括：
[0011]方案一：在每次实际断电并恢复后，再执行一次“主动断电”和重新上电。这样在每次芯片断电后都会恢复两次，即存储数据发送两次翻转，进而使得上电恢复后C0存储的数据与掉电前存储的原始数据一致。
[0012]方案二：为存储电路配置矫正电路，矫正电路通过反相器和选择器等器件实现，使得任意一个存储单元在被读取时，矫正电路可以根据存储单元的最后一次数据写入后的历史断电恢复次数对读取结果进行如下矫正：如果该存储单元的最后一次数据写入后的历史断电恢复次数为奇数，则矫正电路输出存储值的反相值；如果存储单元的最后一次数据写入后的历史断电恢复次数为偶数，则矫正电路输出存储值的原值。
[0013]本专利技术提供的非易失性3T1R1C存储电路兼具DRAM和RRAM两种存储电路的属性，(1)当使用DRAM模式时，M0和M2总是关闭，不使用R0；而M1在读、写和保持时被激活；(2)当使用RRAM时，M1和M2总是关闭，不使用C0；而M0在读和写时被激活。
[0014]作为本专利技术进一步的改进，在非易失性3T1R1C存储电路中，数据备份操作的执行过程如下：
[0015]首先，数据备份操作过程是在断电前进行的，其中，WL_B始终处于0V的低电平状态。其次，数据备份操作的过程分为两个阶段：在第一阶段，设置BL到1.4V以上，SL到0V，WL_A到1.8V；此时，M0处于开启状态；RRAM上的压降满足了设置操作的要求；R0将被设置为低阻状态LRS。在第二阶段，将WL_A设为0V，SL设为1V，WL_C设为1.8V；此时，M0处于关闭状态，M2处于开启状态。在当前电路中，如果C0存储的是高电平对应的数据“1”，R0的电阻状态将不会改变，仍然是低阻状态LRS。如果C0存储的是低电平对应的数据“0”，则R0上的电压就满足了复位操作的要求；R0将被重置为高电平HRS。最后，通过上述两阶段的操作，C0的存储状态被转移到R0。
[0016]作为本专利技术进一步的改进，在非易失性3T1R1C存储电路中，数据恢复操作的执行
过程如下：
[0017]首先，整个数据恢复操作过程中WL本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性3T1R1C存储电路；其特征在于：其作为大规模的DRAM存储电路中的基本存储单元，所述存储单元可实现在断电前进行数据备份并在重新上电后进行数据恢复；所述非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL；在所述非易失性3T1R1C存储电路中，通过C0的充/放电状态表征存储数据“1”或“0”；在电路断电之前，将C0数据被备份到R0；数据备份时，利用R0的低阻状态和高阻状态分别用来映射存储数据“1”或“0”，在电路重新上电后，将R0备份的数据重新恢复至C0中，其中，所述非易失性3T1R1C存储电路每次上电数据恢复操作后C0的存储的数据与掉电前存储的原始数据相反。2.如权利要求1所述的非易失性3T1R1C存储电路，其特征在于：所述非易失性3T1R1C存储电路兼具DRAM和RRAM两种存储电路的属性：当使用DRAM模式时，M0和M2总是关闭，不使用R0；而M1在读、写和保持时被激活；当使用RRAM时，M1和M2总是关闭，不使用C0；而M0在读和写时被激活。3.如权利要求2所述的非易失性3T1R1C存储电路，其特征在于：在所述非易失性3T1R1C存储电路中，数据备份操作的执行过程如下：首先，数据备份操作过程是在断电前进行的，其中，WL_B始终处于0V的低电平状态；其次，数据备份操作的过程分为两个阶段：在第一阶段，设置BL到1.4V以上，SL到0V，WL_A到1.8V；M0处于开启状态；RRAM上的压降满足了设置操作的要求；R0将被设置为低阻状态LRS；在第二阶段，将WL_A设为0V，SL设为1V，WL_C设为1.8V；M0处于关闭状态，M2处于开启状态；此时，如果C0存储的是高电平对应的数据“1”，R0的电阻状态将不会改变，仍然是低阻状态LRS；如果C0存储的是低电平对应的数据“0”，则R0上的电压就满足了复位操作的要求；R0将被重置为高电平HRS；最后，通过上述两阶段的操作，C0的存储状态被转移到R0。4.如权利要求2所述的非易失性3T1R1C存储电路，其特征在于：在所述非易失性3T1R1C存储电路中，数据恢复操作的执行过程如下：首先，整个数据恢复操作过程中WL_A始终处于0V的低电平状态；其次，恢复操作的过程包括如下两个阶段：在第一阶段，设置BL为1V，WL_B为1.8V，M1处于开启状态，C0将被充电到高电平；在第二阶段：将WL_B设为0V，SL设为0V，WL_C设为1.8V；M1关闭，M2打开；此时，如果R0处于高阻状态HRS，那么C0很难通过R0放电，仍然定位高电平状态并保持数据“1”；如果R0处于低阻状态LRS，那么C0通过R0放电到低电平状态，保持数据“0”；最后，通过以上两阶段的操作，R0的存储状态被转移到C0。5.一种恢复数据矫正电路，其特征在于：其应用于如权利要求1
‑
4中任意一项所述的非易失性3T1R1C存储电路中，用于对电路在每次备份恢复过程造成的数据“反相错误”进行矫正；所述恢复数据矫正电路利用一个2选1数据选择器和SA；所述2选1数据选择器包括两个输入端IN1和IN2，一个选择端IN3，以及一个输出端OUT；所述选择端IN3用于接收一个表征所述非易失性3T1R1C存储电路当前存储数据的对应的断电恢复次数奇偶属性的标志信号SEL；所述非易失性3T1R1C存储电路中存储数据的量化输出端连接到SA，SA的参考电平设为二分之一高电平，取SA的输出电平和输出电平的相反数通过SEL进行选择，所述OUT为输出
的最终的矫正结果。在所述恢复数据矫正电路中，假设所述非易失性3T1R1C存储电路的原始存储数据为D，输出端OUT的生成逻辑如下：6.一种具有数据备份与恢复功能的DRAM电路，其特征在于：所述DRAM电路包括：存储阵列，其由N2个相同的存储单元按照N
×
N的阵列形式排列构成，每个所述存储单元均采用如权利要求1所述的非易失性3T1R1C存储电路；位线组，其包括与所述存储阵列逐列对应的N条位线BL，所述存储阵列中相同列的所有存储单元的输出连接在同一条位线上；字线组，其包括与所述存储阵列逐行对应的N组字线对，每组所述字线对中包括四条控制字线，分别为WL_A、WL_B、WL_C、SL；在所述存储阵列中，同一行的所有存储单元中的M0、M1、M2的栅极分别连接对应行的WL_A、WL_B和WL_C；同一行的所有存储单元中的R0的BE端连接到字线SL；字线驱动器，其用于在执行数据读写操作时控制存储阵列中各存储单元连接的字线WL的开启或关断；行解码器，其用于在执行数据读写操作时，根据译码结果控制字线驱动模块；列译...

【专利技术属性】
技术研发人员：蔺智挺，陈敏，余克峰，吴秀龙，彭春雨，李鑫，郝礼才，刘玉，赵强，卢文娟，周永亮，
申请(专利权)人：安徽大学，
类型：发明
国别省市：