一种半导体器件及其工作方法、存储器技术

本发明专利技术提供了一种半导体器件及其工作方法、存储器，其中，所述半导体器件包括：多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的存储阵列为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。率。率。

【技术实现步骤摘要】
一种半导体器件及其工作方法、存储器


[0001]本专利技术属于集成电路领域，尤其涉及一种半导体器件及其操作方法、存储器。

技术介绍

[0002]DRAM(Dynamic Random Access Memory, 动态随机访问内存)，是现在主流的内存形式。基本存储单元主要由一个晶体管和一个电容组成，电容中有电荷代表“1”，没有电荷代表“0”。其原理是：当字线选通时，晶体管导通，从而可以从位线上读取存储器在电容器上的位信息。由于电容中的电荷会随着时间而慢慢泄露，所以需要周期性地进行“充电”。存储单元有规则的排列以构成存储阵列。
[0003]由于位线的长度较长，其自身的寄生电容很大，存储电容大小远比位线电容小。当晶体管选通时，存储在存储电容上的电荷和位线寄生电容上的电荷发生电荷共享产生的位线电压变化很小，需要使用放大器，一般该放大器需要参考电压和发生变化的位线电压作对比。放大器需要使用一对位线来感知DRAM中的信息，而且需要保证用来做对比的两个位线在电压与电容值上是相互匹配的，所以它们的走线长度与连接的电容数量必须匹配。存储器的存储单元结构主要分类为折叠位线结构和开放位线结构。折叠位线结构中放大器的两个输入是来自相同的存储阵列，开放位线结构中放大器的两个输入是来自不同的存储阵列，折叠位线结构的单位存储单元结构一般为8F2设计，而开放位线结构的一般为6F2设计，其中，F为工艺特征尺寸。单位存储单元结构是影响半导体存储器件尺寸的一个因素。因此，具有开放位线结构的存储器可以在更小的空间中进行设计，从而获得较大的数据存储容量。
[0004]开放位线结构中放大器的两个输入是来自不同的存储阵列，对于任何一个存储阵列的读写操作都需要相邻的存储阵列提高基准位线。所以位于边缘的存储阵列中的部分存储单元和位线在存储过程中并不使用，而只是充当了环境的作用，存在存储单元的浪费，限制了存储阵列的使用效率，现有的开放位线结构存在缺陷。
[0005]因此，如何优化存储器存储阵列的结构，进一步提高存储阵列的使用效率，是亟待解决的问题。

技术实现思路

[0006]本专利技术是为解决上述现有技术的全部或部分问题，提供了一种半导体器件，通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。
[0007]本专利技术提供了一种半导体器件，包括：多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。
[0008]所述边界存储阵列位于首位和末位，位于所述边界存储阵列之间的存储阵列包括
多个存储单元和多条位线，多条所述位线沿所述第一方向延伸且沿第二方向排布，每条所述位线上连接有多个存储单元，所述第二方向与所述第一方向相垂直；所述边界存储阵列还包括多个边界存储单元和多条边界位线，每条所述边界位线上连接有多个所述边界存储单元。
[0009]多个沿所述第一方向排布的读出放大器阵列，所述读出放大器阵列位于相邻所述存储阵列之间，所述读出放大器阵列包括多个沿所述第二方向排布的读出放大器；其中，所述读出放大器的两端分别连接相邻所述存储阵列中的位线或边界位线。所述读出放大器可以将位线上的微小电压变化放大，并转化成数字信号。同时，在对位线进行读取操作后，可以将与位线发生共享电荷的电容补充电荷。
[0010]所述边界位线和所述虚设位线沿所述第一方向延伸且在所述第二方向上交替布置。如此，使得边界位线和虚设位线的工艺环境较一致，也有利于读出放大器阵列的布局。
[0011]所述读出放大器阵列沿所述第二方向上依次排布有N个读出放大器；位于所述边界存储阵列之间的存储阵列沿所述第二方向上依次排布有2N条位线；其中，第i个所述读出放大器的两端分别连接相邻存储阵列的第2i条位线，或，第i个所述读出放大器的两端分别连接相邻存储阵列的第2i
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1条位线，其中，i和N为正整数，且1≤i≤N。如此，使得位于存储阵列之间的读出放大器有着较宽裕的空间，提高集成度。
[0012]沿所述第一方向上每两个相邻的虚设存储单元连接至同一位线节点，所述虚设位线通过所述位线节点与所述虚设存储单元电连接。虚设位线可以通过一个接触连接两个虚设存储单元。从而增加集成度，提高芯片面积利用率。
[0013]与所述虚设放大器的两端分别连接的所述虚设位线的长度不同。如此，在不影响虚设存储单元的使用下，增加了虚设放大器的布局自由度。同时，虚设放大器内的反相器方向与读出放大器内的反相器方向相适应，可以同时制备，减少工序。
[0014]本专利技术还提供了一种半导体器件的工作方法，包括：提供上述实施例中所述的半导体器件；确定待读取的虚设存储单元，所述待读取的虚设存储单元位于在所述半导体器件的边界，包括第一虚设存储单元和第二虚设存储单元，所述第一虚设存储单元连接第一虚设位线，所述第二虚设存储单元连接第二虚设位线，所述第一虚设位线和所述第二虚设位线连接虚设放大器的两端；将所述第一虚设位线的电压和所述第二虚设位线的电压固定至第一电压；选通所述待读取的虚设存储单元，使得所述第一虚设位线的当前电压和所述第二虚设位线的当前电压，其中一个大于所述第一电压，另一个小于所述第一电压；虚设放大器分别识别所述第一虚设位线与所述第二虚设位线的当前电压，并将其中一个当前电压放大至高电平，将另一当前电压放大至低电平。
[0015]本专利技术还提供了一种存储器，包括本专利技术一方面提供的半导体器件。
[0016]与现有技术相比，本专利技术的主要有益效果：本专利技术提供的半导体器件通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。本专利技术提供的半导体器件的工作方法，可以通过两个虚设存储单元存储一个信息，提高了边界存储阵列中的存储单元的使用率，且虚设放大器的可靠性得到提高。
附图说明
[0017]图1为相关技术中基于开放位线的动态随机存储器的存储矩阵的基本结构；图2为本专利技术实施例提供的一种半导体器件的结构示意图；图3为读出放大器两端位线电压的变化示意图；图4为本专利技术实施例提供的另一种半导体器件的结构示意图；图5为本专利技术实施例提供的另一种半导体器件的结构示意图；图6为本专利技术实施例提供的一种半导体器件的工作方法的流程示意图；图7为虚设放大器两端虚设位线电压的变化示意图。
[0018]附图标记：10
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存储阵列；11
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边界存储阵列之间的存储阵列；12
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边界存储阵列；13
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存储单元；14
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位线；15
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虚设存储单元；16
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虚设位线；17
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边界存储单元；18
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边界位线；19
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的存储阵列为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。2.根据权利要求1所述的半导体器件，其特征在于，所述边界存储阵列位于首位和末位，位于所述边界存储阵列之间的存储阵列包括多个存储单元和多条位线，多条所述位线沿所述第一方向延伸且沿第二方向排布，每条所述位线上连接有多个存储单元，所述第二方向与所述第一方向相垂直；所述边界存储阵列还包括多个边界存储单元和多条边界位线，每条所述边界位线上连接有多个所述边界存储单元。3.根据权利要求2所述的半导体器件，其特征在于，还包括：多个沿所述第一方向排布的读出放大器阵列，所述读出放大器阵列位于相邻所述存储阵列之间，所述读出放大器阵列包括多个沿所述第二方向排布的读出放大器；其中，所述读出放大器的两端分别连接相邻所述存储阵列中的位线或边界位线。4.根据权利要求3所述的半导体器件，其特征在于，所述边界位线和所述虚设位线沿所述第一方向延伸且在所述第二方向上交替布置。5.根据权利要求4所述的半导体器件，其特征在于，所述读出放大器阵列沿所述第二方向上依次排布有N个读出放大器；位于所述边界存储阵列之间的存储阵列沿所述第二方向上排布有2N条位线；其中，第i个所述读出放...

【专利技术属性】
技术研发人员：亚历山大，俞剑，
申请(专利权)人：浙江力积存储科技有限公司，
类型：发明
国别省市：