存储系统及其操作方法技术方案

本发明专利技术公开了一种存储系统及其操作方法。该系统中的DDR5DIMM包括第一子通道；第一子通道包括第一组数据缓存器和第一组DRAM芯片；第一组数据缓存器(DB)用于以第一速率通过第一组数据总线获取第一数据和第一ECC码，还用于以第二速率通过第二组数据总线将所述第一数据和所述第一ECC码存储至所述第一组DRAM芯片。第一组数据缓存器包括多个数据缓存器，第一组DRAM芯片包括多个DRAM芯片组，第一组数据总线包括多个主机侧数据总线，第二组数据总线包括多个存储侧数据总线；主机侧数据总线、数据缓存器、存储侧数据总线和DRAM芯片组一一对应。本发明专利技术支持chipkill ECC功能，且芯片使用量少，成本和功耗低。成本和功耗低。成本和功耗低。

【技术实现步骤摘要】
存储系统及其操作方法


[0001]本专利技术属于存储器
，更具体地，涉及一种存储系统及其操作方法。

技术介绍

[0002]DDR5是第五代DDR SDRAM的简称，当前的双倍速率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)标准适用于DDR5存储器，并提供一个可支持双列直插式存储模块(Dual
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in
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line Memory Module，DIMM)设备的通道，其最高速率为3200MHz或者6400MT/s，在时钟的上升沿和下降沿记录数据。
[0003]chipkill这个术语传统上指的是纠正内存中多个位错误的能力，其中多个位错误是内存设备的总线宽度。例如，对于4或8位宽的SDRAM，支持chipkill功能的系统将能够纠正内存设备中的4或8位宽错误。因此，在支持chipkill的系统中，以
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4或
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8配置组织的整个SDRAM的芯片故障将不会导致系统故障。
[0004]DDR5内存标准的目标是至少将DDR4的最大速率提高一倍，以达到6400MT/s，甚至8400MI/s，同时保证高的可靠性并降低成本和功耗。但现有技术中的DDR4/DDR5混合DIMM不具有chipkill功能，错误检测占用了较大的存储开销，且单次访问需要激活的芯片数量较多，导致无法满足可靠性、成本和功耗的要求。

技术实现思路

[0005]针对现有技术的以上缺陷或改进需求，本专利技术提供了一种存储系统及其操作方法，具有两倍于普通DDR5 DIMM的带宽，支持chipkill ECC(Error Correcting Code，纠错码)功能，且芯片使用量少，成本和功耗低。
[0006]为实现上述目的，按照本专利技术的一个方面，提供了一种DDR5 DIMM，包括第一子通道；第一子通道包括第一组数据缓存器和第一组DRAM芯片；第一组数据缓存器用于以第一速率通过第一组数据总线获取第一数据和第一ECC码，还用于以第二速率通过第二组数据总线将第一数据和第一ECC码存储至第一组DRAM芯片；第一组数据缓存器包括多个数据缓存器，第一组DRAM芯片包括多个DRAM芯片组，第一组数据总线包括多个主机侧数据总线，第二组数据总线包括多个存储侧数据总线；主机侧数据总线、数据缓存器、存储侧数据总线和DRAM芯片组一一对应。
[0007]在一些实施方式中，第一数据包括第一部分和第二部分，第一ECC码包括第一ECC数据和第二ECC数据；第一组数据缓存器用于在时钟的上升沿获取第一部分和第一ECC数据，还用于在时钟的下降沿获取第二部分和第二ECC数据；第一部分和第二部分均包括连续的多个半字节数据。
[0008]在一些实施方式中，第一组DRAM芯片均为
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4 DRAM芯片，第一ECC数据和第二ECC数据的长度均为半字节；多个数据缓存器中的每一个用于在时钟的上升沿获取第一部分中的2个半字节数据或第一ECC数据，还用于在时钟的下降沿获取第二部分中的2个半字节数
据或第二ECC数据，还用于将获取的第一部分中的2个半字节数据和第二部分中的2个半字节数据存储至对应的DRAM芯片组，或者将获取的第一ECC数据和第二ECC数据存储至对应的DRAM芯片组。
[0009]在一些实施方式中，DRAM芯片组中的每一个DRAM芯片存储1个半字节数据，或者DRAM芯片组中的每一个DRAM芯片存储第一ECC数据或者第二ECC数据。
[0010]在一些实施方式中，第一组DRAM芯片均为
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8 DRAM芯片，第一ECC数据和第二ECC数据的长度均为一个字节；多个数据缓存器中的每一个用于在时钟的上升沿获取第一部分中的2个半字节数据或第一ECC数据，还用于在时钟的下降沿获取第二部分中的2个半字节数据或第二ECC数据，还用于将获取的第一部分中的2个半字节数据和第二部分中的2个半字节数据存储至对应的DRAM芯片组，或者将获取的第一ECC数据和第二ECC数据存储至对应的DRAM芯片组。
[0011]在一些实施方式中，第一部分中的2个半字节数据存储至对应的DRAM芯片组的一个DRAM芯片中，第二部分中的2个半字节数据存储至对应的DRAM芯片组的另一个DRAM芯片中；第一ECC数据存储至对应的DRAM芯片组的一个DRAM芯片中，第二ECC数据存储至对应的DRAM芯片组的另一个DRAM芯片中。
[0012]在一些实施方式中，第一子通道还包括时钟锁存驱动器，DDR5 DIMM还包括第二子通道，第二子通道具有与第一子通道相同的结构，时钟锁存驱动器为第一子通道和第二子通道共用。
[0013]根据本专利技术的另一方面，提供了一种存储系统，包括CPU、存储器控制器和上述DDR5 DIMM。
[0014]根据本专利技术的又一方面，提供了一种存储系统的操作方法，该存储系统包括存储器控制器和DDR5 DIMM，该操作方法包括：判断DDR5 DIMM是否支持chipkill功能；在DDR5 DIMM支持chipkill功能时，进一步判断DDR5 DIMM是否为
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4 DIMM；在DDR5 DIMM是
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4 DIMM时，将接收的4个连续的数据位组合成与DRAM的数据宽度相同的一个半字节数据，对16个连续的半字节数据执行GF(24)空间的RS(18，16)码以支持chipkill校正算法，并生成2个长度为半字节的ECC数据；在DDR5 DIMM是
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8 DIMM时，将两个连续的数据半字节组合成与DRAM的数据宽度相同的一个字节数据，对8个连续的字节数据执行GF(28)的空间的RS(10，8)码以支持chipkill校正算法，并生成2个长度为一个字节的ECC数据。
[0015]在一些实施方式中，在DDR5 DIMM是
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4 DIMM时，将16个连续的半字节数据和所述2个长度为半字节的ECC数据分别写入18个
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4 DRAM芯片；在DDR5 DIMM是
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8 DIMM时，将8个连续的字节数据和所述2个长度为一个字节的ECC数据分别写入10个
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8 DRAM芯片。
[0016]总体而言，通过本专利技术所构思的以上技术方案与现有技术相比，具有以下有益效果：支持
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4和
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8配置，允许
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4的DDR4/DDR5 DRAM芯片以及
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8的DDR4/DDR5 DRAM芯片在具有chipkill可靠性的高端服务器中使用。在
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4 DIMM配置中，每个DRAM芯片的数据总线宽度为4位，每个通道的每次访问将激活18个DRAM芯片，其中16个数据芯片，2个芯片提供可靠性检测，占用的存储开销较低，通过选择合适的ECC模块进行编码并将两个ECC符号存储在2个4位DRAM芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DDR5 DIMM，其特征在于，包括第一子通道；所述第一子通道包括第一组数据缓存器和第一组DRAM芯片；所述第一组数据缓存器用于以第一速率通过第一组数据总线获取第一数据和第一ECC码，还用于以第二速率通过第二组数据总线将所述第一数据和所述第一ECC码存储至所述第一组DRAM芯片；所述第一组数据缓存器包括多个数据缓存器，所述第一组DRAM芯片包括多个DRAM芯片组，所述第一组数据总线包括多个主机侧数据总线，所述第二组数据总线包括多个存储侧数据总线；所述主机侧数据总线、所述数据缓存器、所述存储侧数据总线和所述DRAM芯片组一一对应。2.如权利要求1所述的DDR5 DIMM，其特征在于，所述第一数据包括第一部分和第二部分，所述第一ECC码包括第一ECC数据和第二ECC数据；所述第一组数据缓存器用于在时钟的上升沿获取所述第一部分和所述第一ECC数据，还用于在时钟的下降沿获取所述第二部分和所述第二ECC数据；所述第一部分和所述第二部分均包括连续的多个半字节数据。3.如权利要求2所述的DDR5 DIMM，其特征在于，所述第一组DRAM芯片均为
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4DRAM芯片，所述第一ECC数据和所述第二ECC数据的长度均为半字节；所述多个数据缓存器中的每一个用于在时钟的上升沿获取所述第一部分中的2个半字节数据或第一ECC数据，还用于在时钟的下降沿获取所述第二部分中的2个半字节数据或第二ECC数据，还用于将获取的第一部分中的2个半字节数据和第二部分中的2个半字节数据存储至对应的DRAM芯片组，或者将获取的第一ECC数据和第二ECC数据存储至对应的DRAM芯片组。4.如权利要求3所述的DDR5 DIMM，其特征在于，所述DRAM芯片组中的每一个DRAM芯片存储1个半字节数据，或者所述DRAM芯片组中的每一个DRAM芯片存储所述第一ECC数据或者所述第二ECC数据。5.如权利要求2所述的DDR5 DIMM，其特征在于，所述第一组DRAM芯片均为
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8DRAM芯片，所述第一ECC数据和所述第二ECC数据的长度均为一个字节；所述多个数据缓存器中的每一个用于在时钟的上升沿获取所述第一部分中的2个半字节数据或第一ECC数据，还用于在时钟的下降沿获取所述第二部分中的2个半字节数据或第二ECC数据，还用于将获取的第一部分中的2个半字节数据和第二部分中的2个半字节数据存储至对应的DRAM芯片组，或者将获取的...

【专利技术属性】
技术研发人员：黄明，
申请(专利权)人：芯动微电子科技珠海有限公司，
类型：发明
国别省市：