本公开的实施例提供一种存储阵列及驱动存储阵列的方法。存储阵列包括读操作控制电路和多个半导体存储装置。读操作控制电路包括信号产生电路、第一和第二开关电路。信号产生电路根据读操作指示信号、地址信号和第一控制信号生成第二和第三控制信号、列选信...

本公开的实施例提供一种存储阵列及提高存储阵列的数据读取准确度的方法。存储阵列包括读操作控制电路和多个半导体存储装置。读操作控制电路包括信号产生电路、升压电路。信号产生电路根据读操作指示信号和地址信号来生成升压控制信号、列选信号和次级放大...

本公开的实施例提供一种存储阵列。该存储阵列包括驱动控制电路和多个半导体存储装置。驱动控制电路包括参考电压选择电路、驱动电压产生电路。参考电压选择电路根据待写入的半导体存储装置的列选信号来输出参考电压。列选信号在半导体存储装置的数据写入期...

本公开的实施例提供一种半导体存储装置及降低其写恢复时间的方法、存储阵列。半导体存储装置包括第一和第二存储单元、控制信号产生电路、第一至第四开关电路、感测放大器。控制信号产生电路根据第一控制信号和列选信号生成第二和第三控制信号。第二控制信...

本公开的实施例提供一种三维堆叠存储器架构及其处理方法、存储器。所述三维堆叠存储器架构包括：N个存储阵列层，每个存储阵列层包括M个存储阵列、H个RAS反馈电路及M个硅通孔；逻辑控制层，N个存储阵列层沿竖直方向依次堆叠在逻辑控制层上。每个存...

本发明公开一种读取等待时间反馈电路、反馈方法，包括两分频器，对第一和第二时钟信号分频生成两组分频信号对，两移位寄存器，根据两组分频信号对，对指令数据进行锁存，和生成两组时钟指针，两组时钟指针经过延时复制电路反馈，得到对应两组反馈时钟指针...

本申请提供了一种三维存储器架构及其刷新方法和存储器，其中，所述三维存储器架构包括：存储单元层，所述存储单元层包括温度传感器，所述温度传感器配置为输出存储单元层的温度结果；逻辑控制层，所述逻辑控制层包括刷新电路，所述刷新电路配置为基于温度...

本申请提供了一种三维存储器架构及其刷新方法和存储器，其中，所述三维存储器架构包括：存储单元层，所述存储单元层包括存储阵列和控制电路，所述控制电路配置为控制存储阵列的刷新频率；逻辑控制层，多个所述存储单元层沿竖直方向堆叠在所述逻辑控制层上...

本发明公开了一种读取等待时间延时反馈电路、反馈方法，其是增设了一组延时复制电路以及两个移位寄存器，将对应输出指针地址的移位寄存器的首位输出通过该延时复制电路进行反馈，生成一个信号对另一个移位寄存器进行重置，以实现两移位寄存器生成的输入和...

本公开的实施例提供一种用在存储阵列中的熔断器单元及其处理方法

本公开的实施例提供一种在存储阵列中使用的熔断器单元及其处理方法、存储阵列。熔断器单元包括：K个熔断器子单元。每个熔断器子单元包括多个熔断器组。K等于2

本发明提供了一种移位寄存器和存储器，其中，所述移位寄存器包括：触发器组，每一触发器组内的一个或多个触发器共用时钟信号；N个触发器组顺次连接，第n触发器组的时钟输入端输入第n时钟信号，N为大于1的整数，n为小于或等于N的正整数；其中，第n...

本发明提供了一种移位寄存器和存储器，其中，所述移位寄存器包括：触发器组，所述触发器组包括顺次连接的第一触发器组和第二触发器组，每一触发器组内的一个或多个触发器共用时钟信号；所述第一触发器组包括第一触发器链，所述第一触发器链沿第一方向延伸...

本发明公开一种固定延迟时间的实现方法和装置，包括：前级电路向锁存电路发送信号，锁存电路对信号内的有效信息进行锁存；计数器根据有效信息，对外部时钟进行计数；根据芯片内至少两个系统模块的公用参数值，获取系统当前工作频率，并配置频率标记信号发...

本公开的实施例提供一种激活预充电反馈电路和存储器，激活反馈模块，接收激活触发信号和激活库地址，根据激活触发信号和激活库地址，生成库激活反馈信号；预充电反馈模块，接收预充电触发信号和与预充电触发信号对应的预充电库地址，根据预充电触发信号和...

本发明公开一种ZQ校准方法、校准电路，其是在芯片上电前，初始化第一模块和第二模块，获取第一初始控制编码PD1和第二初始控制编码PD2；比较两初始控制编码以得到控制编码复用位N；校准模块依次对第一模块和第二模块进行校准，以得到第一调整控制...

本公开的实施例提供一种时钟校正电路和存储器，包括：延迟锁相环电路和占空比校正电路；其中，延迟锁相环电路，接收外部时钟信号和反馈时钟信号，并根据外部时钟信号和反馈时钟信号的相位差，调节延迟锁相环电路中的第一可调延迟电路，以使反馈时钟信号与...

本发明提供了一种三维存储器架构，包括：存储单元层，所述存储单元层包括存储阵列，所述存储阵列包括多个存储单元和多条位线，所述位线与多个存储单元相连接；逻辑控制层，所述存储单元层沿竖直方向堆叠在所述逻辑控制层上；其中，所述逻辑控制层包括检测...

本发明提供了一种延迟锁相环和存储器，其中，延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出分频时钟信号，分频时钟信号的频率小于初始时钟信号的频率；可调延迟线，配置为对分频时钟信号进行传输，并基于延迟线控...

本发明提供了一种存储器数据写入方法，包括：提供地址时钟，输入第一写命令信号；对第一写命令信号进行处理得到第二写命令信号；进行写前导生成数据时钟，所述数据时钟用于选通接收第一数据信号，所述数据时钟对所述第二写命令信号进行采样以确定第一数据...