为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。
【技术实现步骤摘要】
本专利技术涉及半导体器件，更具体地涉及当应用于在SOI衬底上具有CMOS或SRAM的半导体器件时有效的技术。
技术介绍
SRAM(静态随机存取存储器)是一种半导体存储器，并且它通过使用触发器存储数据。例如，在SRAM中，将数据(“I”或“O”)存储在由四个晶体管构成的两个交叉耦合 的CMOS反相器中。另外，它需要两个晶体管用于读取和写入存取，所以在通常的SRAM中，存储器单元具有六个晶体管。CMOS是互补型MOS(金属氧化物半导体)的简写。例如，专利文献(国际专利公开W0/2010/082504)公开了一种减少在低功耗和高速操作方面优良的S0I-MISFET的元件面积的技术。具体而言，根据该文献公开的技术，形成SOI型MISFET中的N导电型MISFET区域和P导电型MISFET区域以共用扩散层区域，并且通过STI层将N导电型MISFET区域和P导电型MISFET区域的相应阱区域扩散层彼此隔离。例如，公开了图15和第37段中所示的阈值电压控制扩散层区域(25)和(26)电耦合到外部线(例如电源供给线)。括号中的数字示出了在上述文献中所描述的参考数字。国际专利公开W0/2010/08250
技术实现思路
例如，如在专利文献1(图I等)中所述，为了获得具有高性能(诸如低功耗和高速操作)的LSI，已经研究了 SOI (绝缘体上硅)衬底的使用。此外，如稍后将具体描述的，通过将SOI衬底用于CMOS以包括所谓的双栅极结构来控制晶体管的阈值。在采用双栅极结构时，可以实际地使用于单个CMOS，但是难以将其用于具有许多晶体管的存储器。此外，当双栅极结构用于衬底电势的控制时，由于PN结的正向偏压，泄漏电流成为问题。本专利技术的目的在于提供具有优良特性的半导体器件，特别是提供具有改善特性的CMOS半导体器件，并且提供具有改善特性的SRAM存储器单元的半导体器件。本专利技术的上述目的和其它目的以及新颖特征从本文的描述和附图将变得明显。在本文公开的专利技术中，根据典型实施例的半导体器件具有下列(al)至(e2)。(al)第一晶体管，耦合在第一电势和第一节点之间。(a2)第二晶体管，耦合在第一节点和低于第一电势的第二电势之间。(a3)第三晶体管，耦合在第一电势和第二节点之间。(a4)第四晶体管，耦合在第二节点和第二电势之间。(bl)第一有源区域，由元件隔离区域围绕并且其中布置第一晶体管。(b2)第二有源区域，由元件隔离区域围绕并且其中布置第二晶体管。(c)绝缘层，布置在第一有源区域和第二有源区域下方。(dl)第一半导体区域，经由绝缘层布置在第一有源区域下方并且由元件隔离区域围绕。(d2)第二半导体区域，经由绝缘层布置在第二有源区域下方并且由元件隔离区域围绕。(el)第三半导体区域，布置在第一半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。(e2)第四半导体区域，布置在第二半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。第一半导体区域耦合到第一晶体管的栅极电极；第二半导体区域耦合到第二晶体管的栅极电极；第三半导体区域是具有与第一半导体区域的导电类型相反的导电类型并且耦合到第一电势的区域；并且第四半导体区域是具有与第二半导体区域的导电类型相反的导电类型并且耦合到第二电势的区域。在本文公开的专利技术中，根据另一典型实施例的半导体器件具有下列(al)至(e2)。(al)第一晶体管，耦合在第一电势和第一节点之间。(a2)第二晶体管，耦合在第一节点和低于第一电势的第二电势之间。(a3)第三晶体管，耦合在第一电势和第二节点之间。(a4)第四晶体管，耦合在第二节点和第二电势之间。(bl)第一有源区域，由元件隔离区域围绕 并且其中布置第一晶体管。(b2)第二有源区域，由元件隔离区域围绕并且其中布置第二晶体管。(C)绝缘层，布置在第一有源区域和第二有源区域下方。(dl)第一半导体区域，经由绝缘层布置在第一有源区域下方并且由元件隔离区域围绕。(d2)第二半导体区域，经由绝缘层布置在第二有源区域下方并且由元件隔离区域围绕。(el)第三半导体区域，布置在第一半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。(e2)第四半导体区域，布置在第二半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。第一半导体区域耦合到第一晶体管的栅极电极；第二半导体区域耦合到第二晶体管的栅极电极；第三半导体区域是具有与第一半导体区域的导电类型相反的导电类型并且耦合到第二电势的区域；并且第四半导体区域是具有与第二半导体区域的导电类型相反的导电类型并且耦合到第一电势的区域。在本文公开的专利技术中，根据又一典型实施例的半导体器件具有下列(a)至(C)。(a)n沟道晶体管，布置在由元件隔离元件围绕的有源区域中。(b)第一半导体区域，经由绝缘层布置在有源区域下方并由元件隔离区域围绕。(C)第二半导体区域，布置在第一半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。第一半导体区域耦合到η沟道晶体管的栅极电极，并且第二半导体区域的导电类型与第一半导体区域的导电类型相反。在本文公开的专利技术中，根据又一典型实施例的半导体器件具有下列(a)至(C)。(a)p沟道晶体管，布置在由元件隔离区域围绕的有源区域中。(b)第一半导体区域，经由绝缘层布置在有源区域下方并且由元件隔离区域围绕。(C)第二半导体区域，布置在第一半导体区域下方并且至少部分地延伸到比元件隔离区域更深的位置。第一半导体区域耦合到P沟道晶体管的栅极电极，第二半导体区域的导电类型与第一半导体区域的导电类型相反。在本文公开的专利技术中，根据以下典型实施例的半导体器件可以具有改善的特性。附图说明图I是示出根据第一实施例的SRAM存储器单元的等效电路图2是包括第一实施例的SRAM存储器单元的驱动晶体管的示意性横截面图；图3是示出驱动晶体管中的电势的施加状态的表；图4是包括第一实施例的SRAM存储器单元的负载晶体管的示意性横截面图；图5是示出负载晶体管中的电势的施加状态的表；图6是示出第一实施例的η型晶体管的电流-电压特性的曲线图；图7是示出比较示例的η型晶体管的电流-电压特性的曲线图；图8是包括第一晶体管的SRAM存储器单元的存取晶体管的示意性横截面图；图9是示出根据第一实施例的SRAM存储器单元的配置的平面图； 图10是示出根据第一实施例的SRAM存储器单元的配置的平面图；图11是示出根据第一实施例的SRAM存储器单元的配置的横截面图；图12是示出根据第一实施例的SRAM存储器单元的配置的横截面图；图13是根据第一实施例的SRAM的接通(tap)单元区域的横截面图；图14是根据第一实施例的SRAM的接通单元区域的横截面图；图15是概念性地示出根据第一实施例的SRAM的第一插塞之间的电耦合的平面图；图16是示出根据第一实施例的SRAM存储器单元的配置的平面图；图17是示出根据第一实施例的SRAM存储器单元的配置的平面图；图18是示出根据第一实施例的SRAM存储器单元的配置的平面图；图19是示出根据第一实施例的SRAM存储器单元的另一配置的平面图；图20是示出根据第一实施例的SRAM存储器单元的另一配置的平面图；图21是示出根据第一实施例的SRAM存储器单元的另一配置的平面图；图22是示出根据第一实施例的SRAM本文档来自技高网...
【技术保护点】
一种半导体器件，包括：(a1)第一晶体管，耦合在第一电势和第一节点之间；(a2)第二晶体管，耦合在所述第一节点和比所述第一电势低的第二电势之间；(a3)第三晶体管，耦合在所述第一电势和第二节点之间；(a4)第四晶体管，耦合在所述第二节点和所述第二电势之间；(b1)第一有源区域，其由元件隔离区域围绕并且其中将布置所述第一晶体管；(b2)第二有源区域，其由所述元件隔离区域围绕并且其中将布置所述第二晶体管；(c)绝缘层，布置在所述第一有源区域和所述第二有源区域下方；(d1)第一半导体区域，经由所述绝缘层布置在所述第一有源区域下方并且由所述元件隔离区域围绕；(d2)第二半导体区域，经由所述绝缘层布置在所述第二有源区域下方并且由所述元件隔离区域围绕；(e1)第三半导体区域，布置在所述第一半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置；以及(e2)第四半导体区域，布置在所述第二半导体区域下方并且至少部分地延伸到比所述元件隔离区域更深的位置，其中所述第一半导体区域耦合到所述第一晶体管的栅极电极，其中所述第二半导体区域耦合到所述第二晶体管的栅极电极，其中所述第三半导体区域是具有与所述第一半导体区域的导电类型相反的导电类型并且耦合到所述第一电势的区域，以及其中所述第四半导体区域是具有与所述第二半导体区域的导电类型相反的导电类型并且耦合到所述第二电势的区域。...
【技术特征摘要】
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【专利技术属性】
技术研发人员：堀田胜之，岩松俊明，槙山秀树，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：
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