本发明专利技术涉及半导体器件。该半导体器件包括非易失性存储器，该非易失性存储器的数据区的存储器大小和代码区的存储器大小可被自由地改变。根据一个实施例的半导体器件包括：非易失性存储器，其可在参考电流读取系统和互补读取系统之间切换，所述参考电流读取系统通过比较流过作为读目标的第一存储器单元的电流和参考电流，执行数据读取，所述互补读取系统通过比较流过作为读目标的存储互补数据的第一存储器单元和第二存储器单元的电流，执行数据读取。
【技术实现步骤摘要】
【专利说明】半导体器件相关申请的交叉引用包括说明书、附图和摘要的于2014年9月3日提交的日本专利申请N0.2014-179180的公开的全部内容通过引用并入本文中。
本专利技术涉及半导体器件，并且适用于包括非易失性存储器的诸如微计算机的半导体器件。
技术介绍
作为非易失性存储器的存储系统，存在其中数据“ 1”或“0”被存储在各存储器单元中的系统(例如，参照日本未经审查的专利申请公开N0.2004-318941(专利文献1))和其中互补数据“ 1 ”和“0”被存储在一对存储器单元中的系统(例如，参照日本未经审查的专利申请公开N0.2008-117510(专利文献2))。在前一种系统中，通过将流过存储器单元的电流与参考电流进行比较，读取存储器单元的数据(下文中，被称为参考电流读取系统)。在后一种系统中，通过比较流过构成存储器单元对的存储器单元的电流，读取存储器单元对的数据(下文中，被称为互补读取系统)。相比于互补读取系统，参考电流读取系统具有快速读取速度并且能够增大存储容量(能够减小存储器大小)。然而，参考电流读取系统的缺点是，相比于互补读取系统，可重写计数小，因为必须完全擦除存储器单元。因此，参考电流读取系统用于其中没有频繁发生重写的代码区。另一方面，相比于参考电流读取系统，互补读取系统具有小存储容量(大存储器大小)；然而，互补读取系统能够减小读取电流并且增大可重写计数。因此，互补读取系统用于其中频繁发生重写的数据区。飞思卡尔半导体公司(Freescale Semiconductor, Inc.)提供了安装带有EEE (增强型EEPR0M)功能的片上闪速存储器的处理器(参照非专利文献1)。所关注的带有EEE功能的闪速存储器可选择优先减小存储器大小的情况和优先进行保持(保持能力)的情况。然而，其具体硬件构造是未知的。(专利文献1)日本未经审查的专利申请公开N0.2004-318941(专利文献2)日本未经审查的专利申请公开N0.2008-117510(非专利文献 l)Melissa Hunter和Derrick Klotz 的“Using the Kinetis FamilyEnhanced EEPR0M Funct1nality”(使用 Kinetis 系列的增强型 EEPR0M 功能)，FreescaleSemiconductor Applicat1n Note，文献号:AN4282, Rev.0，03/2011。
技术实现思路
如上所述，在现有技术的非易失性存储器的情况下，在代码区中采用参考电流读取系统，在数据区中采用互补读取系统。在这种情况下，通过硬件决策采用参考电流读取系统和互补读取系统中的哪个。因此，存在的不便问题是，用户不能够根据应用自由改变数据区的存储器大小和代码区的存储器大小。根据本说明书的描述和附图，本专利技术的其它问题和新特征将变得清楚。根据本专利技术的一个实施例的半导体器件包括可在参考电流读取系统和互补读取系统之间切换的非易失性存储器。根据上述的一个实施例，可以自由地改变非易失性存储器中的数据区的存储器大小和代码区的存储器大小。【附图说明】图1是示出根据实施例1的半导体器件的构造的框图；图2A和图2B是示出存储器单元的构造和操作的说明图(在分栅闪速存储器元件的情况下)；图3A至图3C是示出存储器单元的构造和操作的说明图(在叠栅闪速存储器单元的情况下)；图4是示出互补读取系统中的单元数据的说明图；图5是示出参考电流读取系统中的单元数据的说明图；图6是示出图1中示出的闪速存储器模块的构造的框图；图7是示出图6中示出的层级感测放大器带的详细构造的附图；图8是示出图7的电路构造中的互补读取系统中的存储器单元电流的路径的附图；图9A和图9B是示出用于驱动图7中示出的层级感测放大器带中的各控制信号线的驱动器电路的构造的图；图10是示出图9中示出的控制信号CMPL0N的产生电路的示例的附图；图11是示出图7和图8中示出的感测放大器的构造的示例的电路图；图12是示出图6中示出的输出缓冲器的构造的示例的电路图；图13是示出用于产生图12中示出的控制信号SEN_0R的电路的示例的附图；图14是示出参考电流读取系统中的读操作的示例的定时图；图15是示出互补读取系统中的读操作的示例的定时图；图16是示出图6中示出的写入系统路径的细节的电路图；图17是示出图16中示出的程序锁存电路中的每个的细节的电路图；图18是示出根据实施例2的层级感测放大器带的详细构造的附图；图19是示出图18的电路构造中的互补读取系统中的存储器单元电流的路径的附图；图20A和图20B是示出用于驱动图18和图19中示出的层级感测放大器带中的各控制信号线的驱动器电路的构造的图；图21是示出根据实施例2的参考电流读取系统中的读操作的示例的定时图；图22是示出根据实施例2的互补读取系统中的读操作的示例的定时图；图23是示出根据实施例3的半导体器件中的闪速存储器模块的构造的框图；图24是示出图23中示出的列选择单元和读取感测放大器带的详细构造的图；图25是示出图24的电路构造中的互补读取系统中的存储器单元电流的路径的附图；图26A和图26B是示出用于驱动图24中示出的读取感测放大器带和列选择单元中的各控制信号线的驱动器电路的构造的图；图27是示出根据实施例3的参考电流读取系统中的读操作的示例的定时图；以及图28示出根据实施例3的互补读取系统中的读操作的示例的定时图。【具体实施方式】下文中，参照附图详细描述各实施例。下面将闪速存储器作为非易失性存储器器件的示例进行说明。然而，非易失性存储器器件不特别限于闪速存储器，只要它是诸如EEPR0M(电可擦除可编程只读存储器)的电可擦除可编程非易失性存储器。在下面的说明中，相同的符号或参考标号附于相同或对应的元件并且将省略对其的重复说明。<实施例1>(微计算机)图1是示出根据实施例1的半导体器件的构造的框图。图1示出作为半导体器件的示例的微计算机(MCU)l的构造。参照图1，例如，通过采用用于CMOS(互补型金属氧化物半导体)的集成电路制造技术，将微计算机1形成在诸如单晶硅的一个半导体芯片中。微计算机1包括中央处理单元(CPU) 2、随机存取存储器(RAM) 5和闪速存储器模块(FMDL)6，如图1中所示。中央处理单元2包括指令控制部分和执行部分，并且执行指令。随机存取存储器5用于中央处理单元2的工作空间。闪速存储器模块6被设置为用于存储数据和程序的非易失性存储器模块。 微计算机1还包括直接存储器存取控制器(DMAC) 3、总线接口电路(BIF) 4、闪速定序器(FSQC)7、外部I/O端口(PRT)8和9、定时器(TMR) 10、时钟脉冲发生器(CPG)ll、高速总线(HBUS)12和外围总线(PBUS)13o总线接口电路4执行高速总线12和外围总线13之间的总线接口控制或总线桥接控制。闪速定序器7执行对闪速存储器模块(FMDL)6的命令访问控制。时钟脉冲发生器11产生用于控制微计算机1的内部时钟CLK。尽管没有特别受限，但在图1的情况下微计算机1的总线体系结构具有高速总线(HBUS)12和外围总线(PBUS)13。尽管没有特别受限，但高速总线12和外围总线13中的每个具有数据总线、地本文档来自技高网...
【技术保护点】
一种半导体器件，其包括：非易失性存储器，其可操作用于在参考电流读取系统与互补读取系统之间切换，所述参考电流读取系统通过比较流过作为读目标的存储器单元的电流和参考电流来执行数据读取，所述互补读取系统通过比较流过作为读目标的存储有互补数据的第一存储器单元和第二存储器单元的电流来执行数据读取。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：加藤多实结，铃木隆信，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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