半导体存储器件及其操作方法技术

一种操作方法包括在施加第一通过电压至多个字线时，使单元存储串之中的未选中单元存储串的沟道区偏置至初始电压；使未选中单元存储串的沟道区浮置；在沟道区的浮置期间将第一通过电压增加至第二通过电压；以及从单元存储串之中的选中单元存储串的选中存储器单元读取数据。

【技术实现步骤摘要】
【专利说明】相关申请的交叉引用本申请要求2014年7月25日提交的申请号为10-2014-0094817的韩国专利申请的优先权，其整个公开内容通过引用全部结合于此。
本专利技术的各种示例型实施例总体涉及一种电子器件，并且更具体而言涉及一种包括三维存储器单元阵列结构的半导体存储器件以及其操作方法。
技术介绍
半导体存储器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(Inp)之类的半导体来体现。半导体存储器件被分类为易失性存储器件和非易失性存储器件。易失性存储器件在功率关闭时失去所储存的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)以及同步DRAM (SDRAM)。非易失性存储器件可以保存所储存的数据而与功率打开/关闭无关。非易失性存储器的示例包括只读存储器(ROM)、掩模式ROM (MR0M)、可编程ROM (PROM)、可擦除可编程ROM (EPR0M)、电性可擦除且可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)以及铁电RAM(FRAM)。快闪存储器可以被分类为N0R型存储器和NAND型存储器。
技术实现思路
本专利技术针对一种具有改善的可靠性的。根据本专利技术的一实施例，一种三维半导体存储器件的操作方法可以包括，其中，三维半导体存储器件包括单元存储串，每个单元存储串具有层叠在衬底之上并且耦接至多个字线的存储器单元，在施加第一通过电压至多个字线时使单元存储串之中的未选中单元存储串的沟道区偏置至初始电压；使未选中单元存储串的沟道区浮置；在沟道区的浮置期间将第一通过电压增加至第二通过电压；以及从单元存储串之中的选中单元存储串的选中存储器单元读取数据。该增加可以将第一通过电压增加至第二通过电压，使得未选中单元存储串的沟道区的电位可以与从第一通过电压至第二通过电压的增量成比例地升高。单元存储串可以耦接在位线与公共源极线之间，并且浮置可以使未选中单元存储串的沟道区与位线和公共源极线电分隔开。单元存储串可以耦接在位线与公共源极线之间，以及偏置可以包括施加初始电压至位线以及将未选中单元存储串的沟道区电连接至位线，从而将初始电压传输至未选中单元存储串的沟道区。 偏置还可以包括在电连接之后施加第一通过电压至多个字线。单元存储串可以耦接在位线与公共源极线之间，并且偏置可以包括施加初始电压至公共源极线以及将未选中单元存储串的沟道区电连接至公共源极线，从而将初始电压传输至未选中单元存储串的沟道区。偏置还可以包括在电连接之后施加第一通过电压至多个字线。单元存储串可以耦接在位线与公共源极线之间，并且偏置可以包括施加初始电压至位线和公共源极线这二者以及将未选中单元存储串的沟道区电连接至位线和公共源极线这二者，从而将初始电压传输至未选中单元存储串的沟道区。读取可以保持未选中单元存储串的沟道区浮置。读取可以保持第二电压施加至多个字线之中的未选中的字线，以及施加读取电压至多个字线之中的选中的字线，并且第一通过电压和第二通过电压可以大于读取电压。偏置可以提供初始电压至选中单元存储串的沟道区，并且浮置可以保持提供初始电压至选中单元存储串的沟道区。单元存储串可以耦接在位线与公共源极线之间，以及偏置可以包括施加初始电压至位线以及将单元存储串的沟道区电连接至位线。浮置可以使未选中单元存储串与位线和公共源极线这二者电分隔开，并且将选中单元存储串电耦接至位线。单元存储串可以耦接在位线与公共源极线之间，并且偏置可以包括施加初始电压至公共源极线以及将单元存储串的沟道区电连接至公共源极线。浮置可以使未选中单元存储串与位线和公共源极线这二者电分隔开，以及使选中单元存储串电耦接至公共源极线。本专利技术的一方面涉及一种半导体存储器件。根据本专利技术的实施例的半导体存储器件可以包括单元存储串，单元存储串包括层叠在衬底之上并且耦接至多个字线的存储器单元；以及外围电路，其经由多个字线耦接至单元存储串，并且适于在读取操作之前设定单元存储串之中的未选中单元存储串的沟道区，其中在施加第一通过电压至多个字线时，外围电路使未选中单元存储串的沟道区偏置至初始电压；使未选中单元存储串的沟道区浮置；并且将第一通过电压增加至第二通过电压。单元存储串可以耦接在位线与公共源极线之间，并且外围电路可以通过使未选中单元存储串的沟道区与位线和公共源极线电分隔开，使未选中单元存储串的沟道区浮置。单元存储串可以耦接在位线与公共源极线之间，并且外围电路可以通过施加初始电压至位线以及通过将未选中单元存储串的沟道区电连接至位线，使未选中单元存储串的沟道区偏置至初始电压。单元存储串可以耦接在位线与公共源极线之间，并且外围电路可以通过施加初始电压至公共源极线以及通过将未选中单元存储串的沟道区电连接至公共源极线，使未选中单元存储串的沟道区偏置至初始电压。单元存储串可以耦接在位线与公共源极线之间，并且外围电路可以通过施加初始电压至位线和公共源极线这二者以及通过将未选中单元存储串的沟道区电连接至位线和公共源极线，使未选中单元存储串的沟道区偏置至初始电压。【附图说明】图1是图示根据本专利技术的示例性实施例的一种半导体存储器件的框图；图2是图示在图1中所示的存储器单元阵列的一个示例的示意图；图3是图示在图2中所示的存储块的一个示例的电路图；图4是图示在图2中所示的存储块的另一个示例的电路图；图5是图示根据本专利技术的示例性实施例的半导体存储器件的操作方法的流程图；图6是图示在图5中所示的步骤S110的流程图；图7是图示根据本专利技术的示例性实施例的半导体存储器件的操作方法的一个示例的时序图；图8是参考图7的示例图示未选中的单元存储串的沟道区的一个示例的示意图；图9是图示根据本专利技术的示例性实施例的半导体存储器件的操作方法的另一个不例的时序图；图10是参考图9的示例图示未选中的单元存储串的沟道区的另一个示例的示意图；图11是图示根据本专利技术的示例性实施例的半导体存储器件的操作方法的另一个不例的时序图；图12是图示包括图1中所示的半导体存储器件的存储系统的框图；图13是图示图12中所示的存储系统的应用示例的框图；以及图14是图示包括图13中所示的存储系统的计算系统的框图。【具体实施方式】在下文中，将参考附图详细描述各种实施例。提供了附图以容许本领域普通技术人员理解本专利技术的实施例的范围。然而，本专利技术可以用不同的形式来体现，因而本专利技术不应当被解释为受限于所阐述的实施例。确切地，提供了这些实施例以使得此公开将透彻且完整。另外，提供了实施例以向本领域技术人员全面传达本专利技术的范围。在整个公开中，附图标记直接对应于本专利技术的各种附图及实施例中的同样编号的部分。还应当注意，在此说明书中，“连接/耦接”不仅是指一个构件直接耦接另一构件，而且还指经由中间构件间接耦接另一构件。另外，只要未规定，单数形式可以包括复数形式，并且反之亦然。图1是图示根据本专利技术的示例性实施例的半导体存储器件100的框图。参照图1，半导体存储器件100可以包括存储器单元阵列110和外围电路120。夕卜围电路120可以包括地址译码器121、电压发生器122、读写电路123、输入/输出缓冲器124以及控制逻辑125。存储器单元阵列110可以经由行线RL耦接至地址译码器1本文档来自技高网...

【技术保护点】
一种三维半导体存储器件的操作方法，所述三维半导体存储器件包括单元存储串，每个单元存储串具有层叠在衬底之上并且耦接至多个字线的存储器单元，所述操作方法包括：在把第一通过电压施加至所述多个字线时，使所述单元存储串之中的未选中单元存储串的沟道区偏置至初始电压；使所述未选中单元存储串的沟道区浮置；在所述沟道区的浮置期间将所述第一通过电压增加至第二通过电压；以及从所述单元存储串之中的选中单元存储串的选中存储器单元读取数据。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：崔世卿，崔殷硕，吴政锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR