半导体存储器器件和存储器系统技术方案

本发明专利技术涉及半导体存储器器件和存储器系统。根据一个实施例，半导体存储器器件包括：晶体管；NAND串；位线；源线；以及串集合。将所述晶体管在半导体衬底之上层叠。在所述串集合的一个中，在第一NAND串中的第一晶体管具有第一阈值，并且在第二NAND串中的第一晶体管具有低于所述第一阈值的第二阈值。

【技术实现步骤摘要】
【专利说明】半导体存储器器件和存储器系统相关申请的交叉引用本申请要求2014年7月10日提交的美国临时申请号62/023060的优先权，通过弓丨用将其整个内容并入到此处。
此处描述的实施例通常地涉及半导体存储器器件。
技术介绍
已知存储器基元被三维设置的NAND闪存。
技术实现思路
实施例的目的为提供改善的半导体存储器器件和存储器系统。实施例提供—种半导体存储器器件，所述半导体存储器器件包含:多个晶体管，每个包括电荷积累层和控制栅极，并且所述多个晶体管被层叠在半导体衬底之上；多个NAND串，每个所述多个NAND串包括串联连接的多个所述晶体管；位线，所述位线被电气连接到位于所述串联连接的一端侧上的第一晶体管的一端;源线，所述源线被电气连接到位于所述串联连接的另一端侧上的第二晶体管的一端；以及多个串集合，每个所述多个串集合包括多个所述NAND串，其中，在所述串集合中的一个，在第一 NAND串中的所述第一晶体管具有第一阈值，并且在第二 NAND串中的所述第一晶体管具有低于所述第一阈值的第二阈值。此外，实施例提供一种存储器系统，所述存储器系统包含:能够持有数据的半导体存储器器件；以及控制所述半导体存储器器件的控制器，其中，所述半导体存储器器件包括:多个晶体管，每个所述多个晶体管包括电荷积累层和控制栅极，并且被层叠在半导体衬底之上；多个NAND串，每个所述多个NAND串包括串联连接的多个所述晶体管；位线，所述位线被电气连接到位于所述串联连接的一端侧上的第一晶体管的一端;源线，所述源线被电气连接到位于所述串联连接的另一端侧上的第二晶体管的一端；以及多个串集合，每个所述多个串集合包括多个所述NAND串；其中，在所述串集合中的一个，在第一 NAND串中的所述第一晶体管具有第一阈值，并且在第二 NAND串中的所述第一晶体管具有低于所述第一阈值的第二阈值。根据实施例，可以提供改善的半导体存储器器件和存储器系统。【附图说明】图1为根据第一实施例的存储器系统的框图；图2为根据第一实施例的半导体存储器器件的框图；图3和图4为根据第一实施例的存储器基元阵列的电路图和截面图；图5为示出根据第一实施例的用于存储器基元的阈值分布的图。图6和图7为根据第一实施例的测试方法的流程图；图8为根据第一实施例的存储器基元阵列的电路图；图9为根据第一实施例的各种信号的时序图；图10为根据第一实施例的存储器基元阵列的电路图；图11为根据第一实施例的各种信号的时序图；图12为根据第二实施例的测试方法的流程图；图13为根据第二实施例的页数据的示意图；图14为示出根据第三实施例的用于存储器基元的阈值分布的图；图15为根据第三实施例的位线电势的时序图；图16为根据第四实施例的测试方法的流程图；图17为根据第四实施例的半导体存储器器件的框图；图18为根据第四实施例的测试方法的流程图；图19和图20为根据第五实施例的写入操作的流程图；图21为根据第五实施例的页数据的示意图；图22为根据第五实施例的读取操作的流程图；图23为根据第五实施例的页数据的示意图；图24为页数据的示意图；图25和图26为根据第六实施例的存储器基元阵列的电路图和截面图；图27为示出根据第一实施例的用于存储器基元的阈值分布的图；以及图28和图29为根据第六实施例的存储器基元阵列的电路图。【具体实施方式】通常，根据一个实施例，半导体存储器器件包括:多个晶体管；多个NAND串；位线；源线；以及多个串集合。每个晶体管包括电荷积累层和控制栅极并被层叠在半导体衬底之上。每个NAND串包括串联连接的多个晶体管。位线被电气连接到位于串联连接的一端侧上的第一晶体管的一端。源线被电气连接到位于串联连接的另一端侧上的第二晶体管的一端。每个串集合包括多个NAND串。在串集合之一中，在第一 NAND串中的第一晶体管具有第一阈值，并且在第二 NAND串中的第一晶体管具有低于第一阈值的第二阈值。1.第一实施例首先，将描述根据第一实施例的半导体存储器器件和存储器系统。1.1存储器系统的配置首先，根将参考图1描述据第一实施例的存储器系统的配置。图1为根据第一实施例的存储器系统的框图。如图1所示，存储器系统1包括NAND闪存100和存储器控制器200。控制器200和NAND闪存100，例如，被结合在一起以提供一个半导体器件，例如，诸如SD?卡或SSD(固态硬盘)的存储卡。NAND闪存100包括多个存储器基元以用非易失性方式存储数据。将在下文详细描述NAND闪存100的配置。控制器200指导NAND闪存响应于来自外部主机装置的指令来进行读取操作、写入操作、擦除操作等。而且，控制器200管理在NAND闪存100中的存储空间。控制器200包括主机接口电路210、嵌入式存储器(RAM) 220、处理器230、缓冲存储器240、NAND接口电路250以及ECC电路260。通过控制器总线将主机接口电路210连接到主机装置，以控制与主机装置的通信。主机接口电路210将从主机装置接收的命令和数据传输到处理器230和缓冲存储器240。而且，响应于来自处理器230的指令，主机接口电路210将在缓冲存储器中的数据传输到主机装置。通过NAND总线将NAND接口电路250连接到NAND闪存10，以控制与NAND闪存100的通信。NAND闪存接口电路250将从处理器230接收的命令传输到NAND闪存100，并且在写入操作中，将在缓冲存储器240中的写入数据传输到NAND闪存100。再者，在读取操作中，NAND接口电路250将从NAND闪存10读取的数据传输到缓冲存储器240。处理器230进行控制器200的总控制。例如，当从主机装置接收写入指令时，处理器230响应于写入指令而发出基于NAND接口的写入命令。在读取和擦除操作的情况下，其进行相似的操作。处理器230也进行各种处理，诸如，用于管理NAND闪存100的损耗均衡。再者，处理器230执行各种类型的算术运算。例如，处理器230执行数据加密过程、随机化过程等等。ECC电路260执行数据错误纠正(ECC:错误检查和纠正)过程。也就是，ECC电路260在数据写入操作中基于写入数据产生奇偶性(parity)，并且在读取操作中从奇偶性产生校正子(syndrome)以检测错误和纠正错误。处理器230具有ECC电路260的功能。嵌入式存储器220为例如DRAM的半导体存储器，并且用于作为处理器230的工作区域。嵌入式存储器220持有用于管理NAND闪存100、各种管理表等等的固件。1.1.2半导体存储器件的通常配置现在，将描述NAND闪存100的配置。图2为根据第一实施例的NAND闪存100的框图。如图2所示，NAND闪存100包括存储器基元阵列11、行译码器12、感测放大器13、源线驱动器14、阱驱动器15、序列发生器16以及寄存器17。存储器基元阵列11包括多个块BLK(BLK0、BLK1、BLK2...)，其是多个非易失性存储器基元的集合，每个与字线与位线相关联。块BLK对应于数据擦除单元，并且同时擦除在相同块BLK中的数据。每个块BLK包括多个指(fingers) FNG(FNG0、FNG1、FNG2.其是NAND串18的集合，其中存储基元串联连接。当然，在存储基元阵列11中的块的数量和在本文档来自技高网...

【技术保护点】
一种半导体存储器器件，包含：多个晶体管，每个包括电荷积累层和控制栅极，并且所述多个晶体管被层叠在半导体衬底之上；多个NAND串，每个包括串联连接的多个所述晶体管；位线，所述位线被电气连接到位于所述串联连接的一端侧上的第一晶体管的一端；源线，所述源线被电气连接到位于所述串联连接的另一端侧上的第二晶体管的一端；以及多个串集合，每个包括多个所述NAND串，其中，在所述串集合的一个中，在第一NAND串中的所述第一晶体管具有第一阈值，并且在第二NAND串中的所述第一晶体管具有低于所述第一阈值的第二阈值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：原德正，芳贺琢哉，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP