本发明专利技术提供一种半导体存储器装置及其制造方法，其能够抑制从升压电路到存储器主体串联地存在的MOS晶体管的无效电压降，实现低电压工作，容易取得ON/OFF比，并且可同时实现芯片尺寸的缩小和存储器性能的提高。在由存储器晶体管部和选择晶体管部构成的半导体存储器装置中，至少使选择晶体管部形成为翼片型的单晶半导体薄膜。
【技术实现步骤摘要】
本专利技术设及半导体存储器装置。
技术介绍
取EEPROM(电可擦写可编程只读存储器）为例来说明W往的半导体存储器装置。 图8是W往的邸PROM的概念图，是专利文献1所揭示的一般性构造。图8的（A)为俯视图， 图8的做为沿（A)中的线段A-A'的剖视图，图8的似为立体图。 该半导体存储器装置由存储器主体部02和选择存储器主体部02的选择栅晶体管 部01构成。在存储器主体部02中存在被称为浮栅12的积蓄电荷的电极，存储器的状态根 据电荷量发生变化。该里，当在该浮栅12中积蓄电子时，存储器主体部02成为增强型而定 义为"1"状态，当在该浮栅12中积蓄空穴时，存储器主体部02成为耗尽型而定义为"0"状 态。在向"1"状态写入时，对选择栅13和控制栅11施加被称为化P的正电压，使漏n+区 域04、源n+区域08和衬底05成为GND(接地），将电子从沟道漏n区域06经由沟道氧化 膜07注入浮栅12。在向"0"状态写入时，对选择栅13和漏n+区域04施加化P，使控制栅 11和衬底05成为GND，使源n+区域08浮置，将空穴从沟道漏n区域06经由沟道氧化膜07 注入浮栅12。 写入时的化P需要使电荷穿过沟道氧化膜07的程度的电压，一般来说，对于100A 的沟道氧化膜厚，化P需要是15~20V。由于该化P是在升压电路中产生的，因此，从升压 电路至存储器主体部02为止的全部器件的耐压必须是化PW上。由于该耐压限制妨碍了 W巧片尺寸缩小为目的的器件尺寸的缩小，因此要求降低化P的电压。 但是，如果单纯地实施化P的低电压化，则无法充分地进行对于存储器功能很重 要的相对于浮栅的电荷注入。因此，一般采取的方法是使沟道氧化膜07的厚度变薄从而能 够进行充分的注入。 专利文献1 ;日本特开2004-71077号公报 但是，上述沟道氧化膜07的薄膜化会招致存储器的保持特性恶化，因此会使得存 储器的可靠性降低。 而且，还附加于该严格的权衡关系，导致从升压电路到存储器主体串联存在的M0S 晶体管的无效电压降进一步妨碍了对器件低耐压化的要求。例如，图8的选择栅晶体管部 01属于此情况。 例如，在向"0"状态写入时对选择栅13和漏n+区域04施加化P的情况下，沟道 漏n区域06的电位比GND电位的衬底05上升而成为对选择栅晶体管部01施加背栅的状 态，选择栅晶体管部01的阔值Vth上升，成为Vth'。此时，由于选择栅晶体管部01而产生 Vth'的电压降，向沟道漏n区域06仅送达了比化P低Vth'的量的电压（图10)。例如，在 为了进行充分的写入而需要对沟道漏n区域06施加15V电压的情况下，如果Vth'= 2V，贝。 需要对漏n+区域04施加化P= 15+2 = 17V。目P，原来只要15V就能够进行充分的写入，但 现在必须对漏n+区域04施加比该电压高2V的化P，必须确保无效的耐压。为了消除该选 择栅晶体管部01的电压降从而使化P成为15V，只要对选择栅13施加比化p高的电压既 可，但由于其电压成为化P+Vth' = 15+2 = 17V，因此，结果是需要确保17V的耐压，必须要 确保无效的耐压，从而难W缩小器件尺寸。 此课题不仅限于选择栅晶体管部01，只要在从升压电路出口至选择栅13之间存 在串联连接的MOS晶体管，就在该晶体管上产生相同的课题。另外，在向"1"状态写入时， 只要在从升压电路出口至控制栅11之间存在串联连接的MOS晶体管，就也会在该晶体管上 产生相同的课题。 从上述内容可知，造成该课题的原因是由背栅效应所引起的vth上升。一般来说， 因背栅施加所引起的vth上升的程度由夹在MOS晶体管的栅与衬底之间的栅氧化膜和半导 体的串联电容的容量关系来决定。[001引图9的（A)是图8的选择晶体管的剖视图（沿线段B-B'的剖视图），图9的炬） 是该图（A)的等效电路。Cox是栅氧化膜电容，Csi是由耗尽层14的厚度d决定的半导体 电容。 当使衬底05降低至GND并对选择栅13施加电压化P时，在栅与衬底之间产生化P 的电位差，化P被Cox和Csi分压，化P=Vox+Vsi成立。该里，Vox和Vsi是分别对Cox和 Csi施加的电压。该里，Vox越大，Vth上升的程度越大。 由于Vox= (Csi7(Cox+Cs;L))化P，因此，Cox越小且Csi越大，贝IjVth上升的程度 越大，上述课题变得更为严重。目P，增大Cox、减小Csi的措施与上述课题的解决相关联。为 了增大Cox,只要使栅氧化膜03的厚度变薄既可，但在耐压的关系上存在极限。另一方面， 为了减小Csi,只要延长沟道形成时的耗尽层14的宽度d既可，但为此需要使半导体衬底的 杂质浓度变稀，而且由于要兼顾M0S晶体管的泄漏，因此还是存在极限。 该样，由于各种限制，很难通过降低器件的耐压来实现巧片尺寸的缩小。
技术实现思路
第1方案半导体存储器装置的特征在于，该半导体存储器装置由存储器晶体管部和选择晶 体管部构成，该存储器晶体管部由下述部分构成：第2导电型的源区域，其形成于第1导电 型的半导体衬底的表层上；第2导电型的沟道漏区域，其与所述源区域分离地形成；浮栅， 其隔着包含沟道绝缘膜的栅氧化膜形成在所述源区域与所述沟道漏区域之间的所述半导 体衬底上；W及控制栅，其隔着绝缘膜形成在所述浮栅上，该选择晶体管部具有：翼片型的 第1导电型的单晶半导体薄膜，其形成于所述半导体衬底；第2导电型的漏区域，其形成于 所述单晶半导体薄膜的表层上；W及选择栅，其隔着选择栅氧化膜形成于所述漏区域与所 述沟道漏区域之间的所述单晶半导体薄膜的上表面和侧面。[001引第2方案在方案1的半导体存储器装置中，特征在于，所述存储器晶体管部由下述部分构 成；翼片型的第1导电型的单晶半导体薄膜，其形成于第1导电型的半导体衬底；第2导电 型的源区域，其形成于所述单晶半导体薄膜的表层；第2导电型的沟道漏区域，其与所述源 区域分离地形成；浮栅，其隔着包含沟道绝缘膜的栅氧化膜形成在所述源区域与所述沟道 漏区域之间的所述单晶半导体薄膜上；W及控制栅，其隔着绝缘膜形成在所述浮栅之上。 第3方案 方案1或方案2所述的半导体存储器装置的特征在于，所述选择栅的覆盖所述单 晶半导体薄膜的上表面的部分向所述漏区域方向延伸而形成檐部，在所述檐部的下方的单 晶半导体薄膜的表层上形成有浓度比所述漏区域低的区域。[00巧第4方案 方案1或方案2所述的半导体存储器装置的特征在于，在形成有STI凹部的半导 体衬底中，在除了一部分区域外的所述STI凹部内埋入STI内部氧化膜，在所述一部分区域 的所述STI凹部中设置有所述选择栅的覆盖所述单晶半导体薄膜的侧面的部分，在所述选 择栅晶体管的沟道长度方向上，所述STI内部氧化膜与所述选择栅分离。 第5方案 方案4所述的半导体存储器装置的特征在于，在形成于所述STI凹部侧壁上的选 择栅氧化膜与所述选择栅分离的部分处露出的第2漏区域形成得比所述漏区域深。 第6方案 方案2所述的半导体存储器装置的特征在于，所述选择栅和所述浮栅的覆盖所述 单晶半导体薄膜的上表面的部分沿着所述选择栅晶体管和所述存储器晶体管的沟道长度 方向延伸而形成檐部，在所述檐部的下方的单晶半导体薄膜的表层上形成有浓度比所述漏本文档来自技高网...
【技术保护点】
一种半导体存储器装置，其特征在于，所述半导体存储器装置由存储器晶体管部和选择晶体管部构成，该存储器晶体管部具有：第2导电型的源区域，其形成于第1导电型的半导体衬底的表面；第2导电型的沟道漏区域，其与所述源区域分离地形成；栅氧化膜，其在从所述沟道漏区域的上方至所述源区域的端部的范围内设置于所述半导体衬底上，并且在该栅氧化膜的一部分中含有沟道绝缘膜；浮栅，其配置在所述栅氧化膜之上；以及控制栅，其隔着绝缘膜形成在所述浮栅之上，该选择晶体管部具有：翼片型的第1导电型的第1单晶半导体薄膜，其由所述半导体衬底构成；第2导电型的漏区域，其形成于所述第1单晶半导体薄膜的表面；以及选择栅，其隔着选择栅氧化膜配置于所述漏区域与所述沟道漏区域之间的所述第1单晶半导体薄膜的上表面及侧面。
【技术特征摘要】
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【专利技术属性】
技术研发人员：理崎智光，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：日本;JP
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