半导体存储器件及其制作方法技术

一种半导体存储器件及其制作方法，所述半导体存储器件包括多个双晶体管闪存单元，每个双晶体管闪存单元包括：半导体衬底；位于半导体衬底上分立的存储晶体管栅极堆叠结构和选择晶体管栅极堆叠结构；位于相邻的选择晶体管栅极堆叠结构之间的半导体衬底中的第一掺杂区；位于相邻的存储晶体管栅极堆叠结构之间的半导体衬底中的第二掺杂区；位于存储晶体管栅极堆叠结构上的第一金属插塞；位于选择晶体管栅极堆叠结构上的第二金属插塞；依次位于第一掺杂区上的第一导电层和第三金属插塞；依次位于第二掺杂区上的第二导电层和第四金属插塞。本发明专利技术可降低金属插塞的制作难度，简化源极下方对应的有源区的结构设计，利于器件的小型化以及工艺的简单化。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
快闪存储器元件由于具有可多次进行数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。其中，双晶体管闪存单兀(two-transistor flash memory cell)使用选择晶体管(形成两个晶体管单元)，由此使器件摆脱单晶体叠置栅极单元常见的过擦除以及在读出器件易受BTBT (能带隧穿)干扰的问题。结合参考图1和图2所示，现有技术中半导体存储器件可以包括多个双晶体管闪存单元，每个双晶体管闪存单元可以包括:包括有源区(图中未示出)的半导体衬底10 ;存储晶体管栅极堆叠结构，从下至上依次包括:位于所述半导体衬底10上的浮栅介质层21、浮栅(Floating Gate,FG)31、控制栅介质层41和控制栅(Control Gate, CG)51,还包括同时位于浮栅介质层21侧面、浮栅31侧面、控制栅介质层41侧面和控制栅51侧面的第一侧墙61 ；选择晶体管栅极堆叠结构，从下至上依次包括:位于所述半导体衬底10上的选择栅介质层22和选择栅(Select Gate, SG)32,还包括同时位于选择栅介质层22侧面和选择栅32侧面的第二侧墙62 ；位于相邻的选择晶体管栅极堆叠结构之间的有源区中的第一掺杂区11，其作为双晶体管闪存单元的漏极(Drain)；位于相邻的存储晶体管栅极堆叠结构之间的有源区中的第二掺杂区13，其作为双晶体管闪存单元的源极(Source)；位于相邻的选择晶体管栅极堆叠结构和存储晶体管栅极堆叠结构之间的有源区中的第三掺杂区15，其作为双晶体管闪存单元的中间极；依次位于控制栅51上的第一金属硅化物71和第一金属插塞81，用于引出控制端;依次位于选择栅32上的第二金属娃化物72和第二金属插塞82,用于引出选择端;依次位于第一掺杂区11上的第三金属娃化物73和第三金属插塞83,用于引出漏端;依次位于第二掺杂区13上的第四金属硅化物74和第四金属插塞84，用于引出源端;层间介质层90，位于半导体衬底10、存储晶体管栅极堆叠结构、选择晶体管栅极堆叠结构和各金属硅化物上，其上表面与各金属插塞的上表面齐平。但是随着器件尺寸的不断减小，上述结构存在以下问题:第一,第三金属插塞83和第四金属插塞84的深宽比大于第一金属插塞81和第二金属插塞82的深宽比,且随着金属插塞尺寸的不断减小,第三金属插塞83和第四金属插塞84的制作难度越来越大。第二,相邻的第二金属插塞82与第三金属插塞83之间以及相邻的第一金属插塞81与第四金属插塞84之间均需要预留足够的距离，最终不利于器件的小型化。这是因为:一方面，在对闪存进行写入或擦除处理时，需要施加高电压，所以需要防止相邻的金属插塞之间产生电连接，由于第三金属插塞83和第四金属插塞84的形成过程中均需要采用刻蚀工艺，且第三金属插塞83和第四金属插塞84的深宽比都比较大，需要严格对准，因此制作工艺要求比较高；另一方面，由于制作过程中容易产生偏差，从而在层间介质层中刻蚀形成与第三金属插塞83对应的通孔时，很可能会同时去除与所述第三金属插塞83相邻的第二侧墙62，在层间介质层中刻蚀形成与第四金属插塞84对应的通孔时，很可能会同时去除与所述第四金属插塞84相邻的第一侧墙61，进而导致器件无效。第三,需要进行有源区的颈部设计(necking design),即位于同一行不同列的双晶体管闪存单元需要共用源极13，因此需要将同一行不同列的多个双晶体管闪存单元中源极13下方对应的有源区连接在一起，从而增加了有源区的结构与工艺复杂性。
技术实现思路
本专利技术解决的问题是提供一种，可以降低金属插塞的制作难度，简化源极下方对应的有源区的结构设计，利于器件的小型化以及工艺的简单化。为解决上述问题，本专利技术提供一种半导体存储器件，包括多个双晶体管闪存单元，每个所述双晶体管闪存单元包括:半导体衬底；位于所述半导体衬底上分立的存储晶体管栅极堆叠结构和选择晶体管栅极堆叠结构；位于相邻的所述选择晶体管栅极堆叠结构之间的所述半导体衬底中的第一掺杂区；位于相邻的所述存储晶体管栅极堆叠结构之间的所述半导体衬底中的第二掺杂区；位于所述存储晶体管栅极堆叠结构上的第一金属插塞；位于所述选择晶体管栅极堆叠结构上的第二金属插塞；依次位于所述第一掺杂区上的第一导电层和第三金属插塞；依次位于所述第二掺杂区上的第二导电层和第四金属插塞。为解决上述问题，本专利技术还提供了一种半导体存储器件的制作方法，包括:提供半导体衬底；在所述半导体衬底上形成分立的存储晶体管栅极堆叠结构和选择晶体管栅极堆叠结构，相邻的所述存储晶体管栅极堆叠结构和所述选择晶体管栅极堆叠结构相接触；在相邻的所述选择晶体管栅极堆叠结构之间的所述半导体衬底中形成第一掺杂区，在相邻的所述存储晶体管栅极堆叠结构之间的所述半导体衬底中形成第二掺杂区；在所述第一掺杂区上形成第一导电层，且在所述第二掺杂区上形成第二导电层；在所述第一导电层、所述第二导电层、所述存储晶体管栅极堆叠结构和所述选择晶体管栅极堆叠结构上形成层间介质层；在所述层间介质层中形成位于所述存储晶体管栅极堆叠结构上的第一金属插塞、位于所述选择晶体管栅极堆叠结构上的第二金属插塞、位于所述第一导电层上的第三金属插塞和位于所述第二导电层上的第四金属插塞。与现有技术相比，本专利技术的技术方案具有以下优点:第一,在第一掺杂区和第三金属插塞之间增加第一导电层，在第二掺杂区和第四金属插塞之间增加第二导电层，相当于抬高了第一掺杂区和第二掺杂区，降低了第三金属插塞和第四金属插塞的深度，从而可以降低制作第三金属插塞和第四金属插塞的难度。第二，一方面，第一导电层和第二导电层对应的沟槽是形成选择晶体管栅极堆叠结构和存储晶体管栅极堆叠结构时自然形成的，因此形成工艺比较简单，不涉及对准的问题；另一方面，由于第一导电层代替第三金属插塞与选择晶体管栅极堆叠结构中的侧墙紧密接触，第二导电层代替第四金属插塞与存储晶体管栅极堆叠结构中的侧墙紧密接触，因此在刻蚀形成第三金属插塞和第四金属插塞时，即使工艺出现偏差，也不会对所述侧墙产生不良影响，所以本专利技术可以降低相邻的第二金属插塞和第三金属插塞之间以及相邻的第一金属插塞和第四金属插塞之间的距离。第三，位于同一字线上的多个双晶体管闪存单元的第二导电层连接在一起，从而无需进行有源区的颈部设计，最终大大降低了源极下方有源区的结构与工艺复杂性。【附图说明】图1是现有技术中半导体存储器件的剖面结构示意图；图2是现有技术中半导体存储器件的俯视结构示意图；图3至图10是本专利技术一个实施例提供的半导体存储器件的制作方法的示意图；图11至图16是本专利技术另一个实施例提供的半导体存储器件的制作方法的示意图。【具体实施方式】正如
技术介绍
所述，现有技术第三金属插塞直接位于第一掺杂区上，第四金当前第1页1 2 3 4 5 本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括多个双晶体管闪存单元，其特征在于，每个所述双晶体管闪存单元包括：半导体衬底；位于所述半导体衬底上分立的存储晶体管栅极堆叠结构和选择晶体管栅极堆叠结构；位于相邻的所述选择晶体管栅极堆叠结构之间的所述半导体衬底中的第一掺杂区；位于相邻的所述存储晶体管栅极堆叠结构之间的所述半导体衬底中的第二掺杂区；位于所述存储晶体管栅极堆叠结构上的第一金属插塞；位于所述选择晶体管栅极堆叠结构上的第二金属插塞；依次位于所述第一掺杂区上的第一导电层和第三金属插塞；依次位于所述第二掺杂区上的第二导电层和第四金属插塞。

【技术特征摘要】

【专利技术属性】
技术研发人员：周儒领，张庆勇，詹奕鹏，吕瑞霖，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31