半导体存储装置制造方法及图纸

实施方式的半导体存储装置具有第1存储单元、与所述第1存储单元相邻的第2存储单元、与所述第1存储单元结合的第1字线、及与所述第2存储单元结合的第2字线。在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、及与所述第1电压不同的第2电压。在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数。

【技术实现步骤摘要】
【专利说明】半导体存储装置本申请案享有以日本专利申请2014-188192号(申请日:2014年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
已知有一种将存储单元三维排列而成的NAND型闪速存储器。
技术实现思路
本专利技术的实施方式提供一种可提高动作性能的半导体存储装置。实施方式的半导体存储装置具有第1存储单元、与所述第1存储单元相邻的第2存储单元、与所述第1存储单元结合的第1字线、及与所述第2存储单元结合的第2字线。在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、及与所述第1电压不同的第2电压。在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数。【附图说明】图1是依据第1实施方式的半导体存储装置的框图。图2及图3分别是依据第1实施方式的存储单元阵列的电路图及剖视图。图4是表示依据第1实施方式的存储单元的阈值分布的曲线图。图5是依据第1实施方式的NAND串的电路图。图6是表示依据第1实施方式的存储单元的阈值分布的曲线图。图7是依据第1实施方式的NAND串的电路图。图8是表示依据第1实施方式的数据读出时的字线电压的变化的时序图。图9是依据第1实施方式的数据读出时的存储单元与感测放大器的示意图。图10是表示依据第1实施方式的数据读出时的字线电压的变化的时序图。图11是依据第1实施方式的数据读出时的存储单元与感测放大器的示意图。图12至图16分别是表示写入时的电荷分布的模型的示意图。图17是表示存储单元的阈值分布的曲线图。图18是表示依据第2实施方式的数据读出时的字线电压的变化的时序图。图19是依据第2实施方式的数据读出时的存储单元与感测放大器的示意图。图20是表示依据第2实施方式的数据读出时的字线电压的变化的时序图。图21是依据第2实施方式的数据读出时的存储单元与感测放大器的示意图。图22是表示写入时的电荷分布的模型的示意图。图23是表示存储单元的阈值分布的曲线图。图24是依据第3实施方式的NAND串的电路图。图25是表示依据第3实施方式的数据写入时的字线电压的变化的时序图。图26是表示依据第3实施方式的数据读出时的字线电压的变化的时序图。图27是表示依据第3实施方式的存储单元的阈值分布的变动的状况的示意图。图28是表不依据第3实施方式的NAND串的一部分区域的电荷的状况的不意图。图29是表示依据第3实施方式的数据写入时的字线电压的变化的时序图。图30是表示依据第3实施方式的7°编程验证时的字线电压的变化的时序图。图31是表示依据第4实施方式的数据写入时的字线电压的变化的时序图。图32是表示依据第4实施方式的存储单元的阈值分布的变动的状况的示意图。图33是表不依据第4实施方式的NAND串的一部分区域的电荷的状况的不意图。图34及图35分别是表示依据第5实施方式的电压VREADLA的层依存性的曲线图。图36是依据第5实施方式的修正表的概念图。图37是表示依据第5实施方式的变化例的电压VREADLA的层依存性的曲线图。图38及图39分别是NAND串的剖视图。图40至图44分别是表示依据第5实施方式的变化例的电压VREADLA的层依存性的曲线图。图45是表示依据第6实施方式的数据读出时的字线电压的变化的时序图。图46是依据第6实施方式的数据读出时的存储单元与感测放大器的示意图。图47是表示存储单元的阈值分布的曲线图。图48是表示依据第6实施方式的变化例的数据读出时的字线电压的变化的时序图。图49是依据第6实施方式的变化例的数据读出时的存储单元与感测放大器的示意图。图50是依据第7实施方式的半导体存储装置的框图。图51及图52分别是依据第7实施方式的存储单元阵列的电路图及剖视图。图53是依据第7实施方式的半导体存储装置的俯视图。图54是表示图53中的区域A1的详情的俯视图。图55及图56分别是依据第7实施方式的数据写入时及读出时的各种信号的时序图。图57是依据第7实施方式的存储单元阵列的等效电路图。图58至图60分别是依据第1实施方式的修正读出的概念图。图61及图62分别是依据第2实施方式的修正读出的概念图。图63是表示依据第1实施方式的变化例的数据读出时的字线电压的变化的时序图。图64是依据第5实施方式的变化例的修正表的概念图。图65是表示依据第5实施方式的变化例的电压VREADLA的层依存性的曲线图。图66是表示依据第5实施方式的电压VREADLA的变化量的层依存性的曲线图。图67是表示依据第5实施方式的变化例的电压VREADLA的层依存性的曲线图。图68是表示依据第5实施方式的电压VREADLA的变化量的层依存性的曲线图。【具体实施方式】1.第1实施方式对依据第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置是列举由存储单元在半导体衬底的上方层叠而成的三维层叠型NAND型闪速存储器为例进行说明。 1.1关于NAND型闪速存储器的构成首先，对NAND型闪速存储器的构成进行说明。1.1.1关于NAND型闪速存储器的全体构成图1是依据本实施方式的NAND型闪速存储器的框图。如图所示，NAND型闪速存储器10具备存储单元阵列11、行解码器12、感测放大器13、源极线驱动器14、井驱动器15、定序器16、及寄存器17。存储单元阵列11具备作为分别与字线及位线关联的多个非易失性存储单元的集合的多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK为数据的删除单位，同一区块BLK内的数据是统括地被删除。区块BLK的各个具备由存储单元串联连接而成的NAND串18的集合(此被称为耙指(finger)FNG(FNG0、FNGl、FNG2、…))。当然，存储单元阵列11内的区块数、及1区块BLK内的耙指数为任意。行解码器12对区块地址或页面地址进行解码，选择对应区块的任一字线。而且，行解码器12对选择字线及非选择字线施加适当的电压。感测放大器13在数据读出时对从存储单元读出至位线的数据进行感测、放大。另夕卜，在数据写入时将写入数据传送至存储单元。对存储单元阵列11的数据的读出及写入是以多个存储单元单位进行，该单位为页面。源极线驱动器14对源极线施加电压。井驱动器15对形成有NAND串18的井区域施加电压。寄存器17保持各种信号。例如，保持数据写入或删除动作的状态，并据此向控制器通知动作是否正常完成。或者，寄存器17也可保持从控制器200接收的命令或地址等，且保持各种表。 定序器16控制NAND型闪速存储器10全体的动作。1.1.2关于存储单元阵列11接下来，对所述存储单元阵列11的构成的详情进行说明。图2是任一区块BLK的电路图，其他区块BLK也具有相同的构成。如图所示，区块BLK包含例如4个耙指FNG (FNG0?FNG3)。另外，各耙指FNG包含多个NAND串18。NAND串18的各个包含例如8个存储单元晶体管ΜΤ(ΜΤ0?MT7)、及选择晶体管ST(ST1、ST2)。此外，也可在存储单元晶体管MT与选择晶体管ST之间设置虚设晶体管，这种例子将于后述的第7实施本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于包含：第1存储单元；第2存储单元，与所述第1存储单元相邻；第1字线，与所述第1存储单元结合；以及第2字线，与所述第2存储单元结合；并且在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、以及与所述第1电压不同的第2电压；在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数。

【技术特征摘要】
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【专利技术属性】
技术研发人员：白川政信，二山拓也，细野浩司，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP