半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法。本发明专利技术可防止包夹着栅极电极之间的对接部的接触插塞经由在所述对接部的绝缘膜内形成的空洞而发生短路。在栅极电极(G2)及(G5)间的对接部相对的侧墙(SW)上，形成衬垫绝缘膜(6)及层间绝缘膜(7)。在侧墙(SW)之间，使侧墙(SW)的侧壁上分别形成的衬垫绝缘膜(6)接触，进而使侧墙(SW)间封闭，从而防止在层间绝缘膜(7)与衬垫绝缘膜(6)的内部产生空洞。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，尤其涉及一种适用于制造具有对接部间隔较窄的栅极电极的半导体元件的有效技术。
技术介绍
随着半导体器件的细微化的推进，例如在缩小栅极对接方向(栅极宽度方向，即与构成SRAM[StaticRandomAccessMemory：静态随机存取存储器)的栅极的延伸方向平行的方向])的设计时，具有通过两次曝光及两次蚀刻对构成SRAM的栅极电极进行图案化的方法。该方法是为了实现半导体器件的细微化而追加了切断栅极端部的掩膜来进行加工的技术，被用于具有沿单向间断地排列有多个且沿该方向延伸的栅极电极的MIS(MetalInsulatorSemiconductor：金属绝缘体半导体)型FET(FieldEffectTransistor：场效应晶体管)等。本专利申请书中，将前述为了加工栅极电极间的对接部而追加掩膜进行图案化的技术称作端切(endcut)。通过使用端切，在使多个栅极图形沿着延伸方向排列成一列时，能够高精度地缩小各栅极电极间的对接部的间隔来形成栅极电极。在专利文献1(日本特开2009-252825号公报)中记载了在形成于较窄的栅极电极间的层间绝缘膜内防止产生空洞(void)，从而防止出现夹着所述栅极电极间的区域而配置的导电材料因空洞而被导通的现象。其中记载了降低相邻的栅极电极间的部分区域的纵横比的方法。另外，专利文献1中记载的技术并非关于栅极电极的端部间彼此相对而靠近的对接部。专利文献1：日本特开2009-252825号公报
技术实现思路
在具有使用端切而形成的栅极电极的半导体器件中，在栅极电极的栅极长度方向上相邻的栅极电极之间，栅极电极间的间隔比上述对接部的栅极电极间的间隔宽，因此在栅极电极间形成的层间绝缘膜的埋入性不存在问题。但是，在实现了细微化的半导体器件，例如32nm节点以下的半导体器件中，在栅极电极的延伸方向上，相邻的栅极电极之间(对接部)的层间绝缘膜的埋入性有可能存在问题。如果在32nm节点或28nm节点等半导体器件的制造工序中进行端切，则在栅极电极的延伸方向上相邻的栅极电极之间(对接部)的距离将达到30～50nm左右。在这种具有较窄间隔的多个栅极电极上形成层间绝缘膜时，由于在对接部处栅极图形间的距离较窄，因此埋入性变差，从而有可能在层间绝缘膜内形成空洞(空隙)。随后，如果以包夹形成有空洞的对接部的方式在层间绝缘膜上形成接触孔，并在各接触孔内埋入W(钨)等导电材料以形成接触插塞，则导电材料也会填充到所述空洞内，导致两个接触插塞经由所述空洞内的导电材料引起短路(short)，从而导致成品率恶化、或造成半导体器件的可靠性下降的问题。本专利技术的目的在于提高制造工序中的成品率，或者提高半导体器件的可靠性。本专利技术的目的特别是在于防止接触插塞间因栅极电极间的空洞出现短路的现象。本专利技术的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。下面简要说明关于本专利申请书中所公开的实施方式中具有代表性的实施方式的概要。本专利技术优选的一实施方式的半导体器件为具有：多个栅极电极，所述多个栅极电极在沿着半导体衬底主表面的第1方向上延伸，并沿所述第1方向排列而形成在所述半导体衬底上；第1绝缘膜，所述第1绝缘膜形成于所述第1方向上相邻的所述多个栅极电极之间；第2绝缘膜，所述第2绝缘膜在与所述第1方向正交的第2方向上的所述多个栅极电极的侧面，且形成在从所述栅极电极露出的所述半导体衬底的上表面；以及多个接触插塞，所述多个接触插塞配置在所述第1绝缘膜的两侧，且连接到所述半导体衬底上，并且，所述第1绝缘膜及所述第2绝缘膜构成第3绝缘膜，所述第3绝缘膜以覆盖所述半导体衬底及所述多个栅极电极的方式形成，所述第1绝缘膜上表面的最低位置比所述第2绝缘膜上表面的最低位置高。而且，本专利技术优选的实施方式中半导体器件的制造方法包括以下工序：工序(a)，即在半导体衬底上，隔着栅极绝缘膜形成多个栅极电极的工序，所述多个栅极电极在沿着所述半导体衬底主表面的第1方向上延伸，且沿所述第1方向排列；工序(b)，即在所述多个栅极电极两侧的半导体衬底的主表面上形成源极/漏极区域的工序；工序(c)，即在所述多个栅极电极的侧壁上形成侧墙的工序；工序(d)，即在所述工序(b)及所述工序(c)之后，在所述半导体衬底上，以覆盖所述多个栅极电极、所述源极/漏极区域及所述侧墙的方式从所述半导体衬底侧依次形成第2绝缘膜及第3绝缘膜的工序；以及工序(e)，即在所述第1方向上相邻的所述多个栅极电极之间的区域的两侧，形成贯通所述第2绝缘膜及所述第3绝缘膜的多个贯通孔之后，在所述多个贯通孔各自的内侧形成连接于所述源极/漏极区域的接触插塞的工序；并且，所述第1方向上相邻的所述多个栅极电极之间的所述第2绝缘膜上表面的最低位置，比在与所述第1方向正交的第2方向上、形成于从所述多个栅极电极及所述侧墙露出的所述半导体衬底的上表面上的所述第2绝缘膜上表面的最低位置高。下面简要说明关于本专利申请书中所公开的专利技术中根据具有代表性的实施方式所获得的效果。本专利技术可提高半导体器件制造工序的成品率，还可以提高半导体器件的可靠性。本专利技术可接触插塞间因栅极电极间的空洞而出现短路的现象。附图说明图1所示的是本专利技术的实施方式1中半导体器件的平面布局图。图2所示的是沿着图1的A-A线剖开的剖面图。图3所示的是沿着图1的B-B线剖开的剖面图。图4所示的是沿着图1的C-C线剖开的剖面图。图5(a)所示的是实施方式1的SRAM的等效电路图。图5(b)所示的是实施方式1中半导体器件的剖面图。图6(a)所示的是用于说明实施方式1中半导体器件制造工序的剖面图。图6(b)所示的是用于说明实施方式1中半导体器件制造工序的剖面图。图7(a)所示的是接着图6(a)的半导体器件制造工序的剖面图。图7(b)所示的是接着图6(b)的半导体器件制造工序的剖面图。图8所示的是接着图7(a)及图7(b)的半导体器件制造工序的平面布局图。图9(a)所示的是接着图7(a)的半导体器件制造工序的剖面图。图9(b)所示的是接着图7(b)的半导体器件制造工序的剖面图。图10所示的是接着图9(a)及图9(b)的半导体器件制造工序的平面布局图。图11(a)所示的是接着图9(a)的半导体器件制造工序的剖面图。图11(b)所示的是接着图9(b)的半导体器件制造工序的剖面图。图12(a)所示的是接着图11(a)的半导体器件制造工序的剖面图。图12(b)所示的是接着图11(b)的半导体器件制造工序的剖面图。图13(a)所示的是接着图12(a)的半导体器件制造工序的剖面图。图13(b)所示的是接着图12(b)的半导体器件制造工序的剖面图。图14(a)所示的是接着图13(a)的半导体器件制造工序的剖面图。图14(b)所示的是接着图13(b)的半导体器件制造工序的剖面图。图15(a)所示的是接着图14(a)的半导体器件制造工序的剖面图。图15(b)所示的是接着图14(b)的半导体器件制造工序的剖面图。图16(a)所示的是接着图15(a)的半导体器件制造工序的剖面图。图16(b)所示的是接着图15(b)的半导体器件制造工序的剖面图。图17(a)所示的是接着图16(a)的半导体器件制造工序的剖面图。图17本文档来自技高网...

【技术保护点】

【技术特征摘要】
2011.02.22 JP 2011-0359681.一种半导体器件，其特征在于，包括：多个栅极电极，所述多个栅极电极在沿着半导体衬底的主表面的第1方向上延伸，且沿所述第1方向排列形成在所述半导体衬底上；第1绝缘膜，所述第1绝缘膜形成于所述第1方向上相邻的所述多个栅极电极之间；第2绝缘膜，所述第2绝缘膜在与所述第1方向正交的第2方向上的所述多个栅极电极的侧面，形成在从所述栅极电极露出的所述半导体衬底的上表面；以及多个接触插塞，所述多个接触插塞配置在所述第1绝缘膜的第2方向上的两侧，并连接于所述半导体衬底，其中，所述第1绝缘膜及所述第2绝缘膜构成第3绝缘膜，所述第3绝缘膜以覆盖所述半导体衬底及所述多个栅极电极的方式形成，所述第1绝缘膜上表面的最低位置比所述第2绝缘膜上表面的最低位置高。2.如权利要求1所述的半导体器件，其特征在于，所述第1绝缘膜上表面的最低位置位于比所述多个栅极电极的上表面高的区域。3.如权利要求1所述的半导体器件，其特征在于，在所述第1方向上相邻的所述多个栅极电极的相对的侧壁上分别形成的所述第1绝缘膜彼此相互接触。4.如权利要求1所述的半导体器件，其特征在于，在所述第1方向上相邻的所述多个栅极电极之间，形成有被所述第1绝缘膜覆盖的空隙。5.如权利要求1所述的半导体器件，其特征在于，在所述多个栅极电极各自的侧壁与所述第1绝缘膜之间形成有侧墙。6.如权利要求5所述的半导体器件，其特征在于，所述侧墙包括依次层叠在所述半导体衬底上的氧化硅膜及氮化硅膜。7.如权利要求1所述的半导体器件，其特征在于，在所述多个栅极电极的侧壁与所述第1绝缘膜之间隔着包含氧化硅膜的第4绝缘膜，所述第4绝缘膜沿着所述多个栅极电极的侧壁及所述半导体衬底的上表面连续地形成。8.一种半导体器件，其特征在于，包括：多个栅极电极，所述多个栅极电极在沿着半导体衬底的主表面的第1方向上延伸，且沿所述第1方向排列形成在所述半导体衬底上；第1绝缘膜，所述第1绝缘膜形成于所述第1方向上相邻的所述多个栅极电极之间；以及多个接触插塞，所述多个接触插塞配置在所述第1绝缘膜的第2方向上的两侧，并连接于所述半导体衬底，其中，所述第1绝缘膜构成第3绝缘膜，所述第3绝缘膜以覆盖所述半导体衬底及所述多个栅极电极的方式形成，所述第1绝缘膜上表面的最低位置位于比所述多个栅极电极上表面高的区域。9.如权利要求8所述的半导体器件，其特征在于，在所述第1方向上相邻的所述多个栅极电极之间，形成有被所述第1绝缘膜覆盖的空隙。10.如权利要求8所述的半导体器件，其特征在于，在所述多个栅极...

【专利技术属性】
技术研发人员：竹内雅彦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：