与CMOS逻辑工艺兼容的非挥发性记忆体制造技术

本实用新型专利技术涉及一种与CMOS逻辑工艺兼容的非挥发性记忆体，其包括半导体基板；半导体基板内的上部设有若干记忆体细胞，记忆体细胞包括访问晶体管、NMOS编程晶体管及NMOS控制电容；访问晶体管、NMOS编程晶体管与NMOS控制电容间通过半导体基板内的领域介质区域相互隔离；记忆体细胞通过半导体基板内的第二N型区域及所述第二N型区域上方的第三N型区域与半导体基板隔离；半导体基板的表面上淀积有栅介质层，栅介质层上设有浮栅电极，浮栅电极覆盖并贯穿访问晶体管、NMOS编程晶体管及NMOS控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极侧壁。本实用新型专利技术结构紧凑，能与CMOS工艺兼容，降低芯片成本，安全可靠。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种非挥发性记忆体，尤其是一种与CMOS逻辑工艺兼容的非挥发性记忆体，属于集成电路的

技术介绍
对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体(NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供一种与CMOS逻辑工艺兼容的非挥发性记忆体，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，安全可靠。按照本技术提供的技术方案，所述与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板；所述半导体基板内的上部设有若干记忆体细胞，所述记忆体细胞包括访问晶体管、NMOS编程晶体管及NMOS控制电容；所述访问晶体管、NMOS编程晶体管与NMOS控制电容间通过半导体基板内的领域介质区域相互隔离；所述记忆体细胞通过半导体基板内的第二 N型区域及所述第二 N型区域上方的第三N型区域与半导体基板隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿访问晶体管、NMOS编程晶体管及NMOS控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，所述侧面保护层覆盖浮栅电极侧壁。所述访问晶体管包括PMOS访问晶体管或NMOS访问晶体管。所述半导体基板为P型导电类型基板，所述半导体基板的材料包括硅。所述访问晶体管为PMOS访问晶体管时,所述PMOS访问晶体管包括第一 N型区域，所述第一 N型区域通过下方的第二 N型区域与半导体基板隔离，第一 N型区域的上部设有PMOS访问晶体管源极区及PMOS访问晶体管漏极区，所述PMOS访问晶体管源极区及PMOS访问晶体管漏极区与领域介质区域及栅介质层相接触，第一 N型区域通过栅介质层与浮栅电极相隔离。所述NMOS编程晶体管包括第三P型区域，所述第三P型区域通过外侧的第三N型区域及下方的第二 N型区域与半导体基板隔离；第三P型区域的上部设有NMOS编程晶体管源极区及NMOS编程晶体管漏极区，所述NMOS编程晶体管源极区及NMOS编程晶体管漏极区均与对应的领域介质区域及栅介质层相接触，第三P型区域通过栅介质层与浮栅电极相隔离。所述NMOS控制电容包括第二 P型区域，所述第二 P型区域通过外侧的第三N型区域及下方的第二 N型区域与半导体基板隔离；第二 P型区域的上部设有NMOS控制电容源极区及NMOS控制电容漏极区，所述NMOS控制电容源极区、NMOS控制电容漏极区与对应的领域介质区域及栅介质层相接触，第二 P型区域通过栅介质层与浮栅电极相隔离。所述栅介质层的材料包括二氧化硅。所述浮栅电极的包括导电多晶硅。所述侧面保护层为氮化硅或二氧化硅。 一种与CMOS逻辑工艺兼容的非挥发性记忆体制备方法，所述非挥发性记忆体的制备方法包括如下步骤a、提供半导体基板，所述半导体基板包括第一主面及第二主面；b、在半导体基板的第一主面上淀积第一阻挡层，并选择性地掩蔽和刻蚀所述第一阻挡层，在第一阻挡层上方自对准注入N型杂质离子，以在半导体基板内得到第二 N型区域；C、去除上述半导体基板对应第一主面上的第一阻挡层，并在第一主面上淀积第二阻挡层；d、选择性地掩蔽和刻蚀第二阻挡层，并在第二阻挡层上方自对准注入N型杂质离子，以在半导体基板内形成第一 N型区域及第三N型区域，第一 N型区域及第三N型区域均位于第二 N型区域的上方；e、去除上述半导体基板对应第一主面上的第二阻挡层，并在第一主面上淀积第三阻挡层；f、选择性地掩蔽和刻蚀第三阻挡层，并在第三阻挡层上方自对准注入P型杂质离子，以在第二 N型区域上方形成第二 P型区域及第三P型区域，第二 P型区域与第三P型区域间通过第一 N型区域隔离；g、去除第一主面上的第三阻挡层，并在半导体基板内生长得到领域介质区域，所述领域介质区域从第一主面向下延伸，并使得第三N型区域、第二 P型区域、第一 N型区域及第三P型区域的上部相互隔离；h、在上述半导体基板对应的第一主面上淀积栅介质层，所述栅介质层覆盖半导体基板的第一主面；i、在上述半导体基板的第一主面上淀积浮栅电极，所述浮栅电极覆盖于栅介质层上并贯穿第二 P型区域、第一 N型区域及第三P型区域上方对应的栅介质层上；j、在上述栅介质层上淀积第四阻挡层，并选择性地掩蔽和刻蚀第四阻挡层，去除第一N型区域上方对应浮栅电极的第四阻挡层；k、在上述第四阻挡层上方自对准注入P型杂质离子，在第一 N型区域内的上部得到第一 P型轻掺杂区域及第二 P型轻掺杂区域；I、去除上述第一主面上对应的第四阻挡层，并在第一主面上淀积第五阻挡层，选择性地掩蔽和刻蚀第五阻挡层，去除第二 P型区域、第三P型区域上方对应的第五阻挡层；m、在上述第五阻挡层上方自对准注入N型杂质离子，在第二 P型区域、第三P型区域内的上部分别得到第一 N型轻掺杂区域、第二 N型轻掺杂区域、第三N型轻掺杂区域及第四N型轻掺杂区域；η、去除第一主面上的第五阻挡层，并在第一主面上淀积侧面保护材料，在浮栅电极两侧形成侧面保护层；O、在上述第一主面上淀积第六阻挡层，选择性地掩蔽和刻蚀第六阻挡层，去除第一N型区域上方对应的第六阻挡层；P、在第六阻挡层上方自对准注入P型杂质离子，在第一 N型区域上方形成第一 P型重掺杂区域及第二 P型重掺杂区域；q、去除第一主面上的第六阻挡层，并在第一主面上淀积第七阻挡层，选择性地掩蔽和刻蚀第七阻挡层，以去除第二 P型区域、第三P型区域上方对应的第七阻挡层；r、在第七阻挡层上方自对准注入N型杂质离子，在第二 P型区域内的上部形成第一N型重掺杂区域及第二 N型重掺杂区域；第三P型区域内的上部形成第三N型重掺杂区域及第四N型重掺杂区域；S、去除第一主面上的第七阻挡层，得到浮栅电极两侧相应的侧面保护层。所述第一阻挡层、第二阻挡层、第三阻挡层、第四阻挡层、第五阻挡层、第六阻挡层及第七阻挡层均为二氧化硅或氮化硅。所述领域介质区域为二氧化硅。本技术的优点半导体基板内设置至少一个记忆体细胞,记忆体细胞包括PMOS访问晶体管、NMOS控制电容及NMOS编程晶体管，PMOS访问晶体管、NMOS控制电容及NMOS编程晶体管通过领域介质区域相互隔离；半导体基板的栅介质层上设置浮栅电极，所述浮栅电极连接贯穿PMOS访问晶体管、NMOS控制电容及NMOS编程晶体管；当浮栅电极与NMOS编程晶体管内的第三P型区域间电压差为相应值时，能够向浮栅电极内写入数据或将浮栅电极内的数据擦除，通过检测流过PMOS访问晶体管的电流能知道浮栅电极所处的编程写入状态或擦除状态，整个记忆体细胞的制备流程能与现有CMOS逻辑工艺相兼容，能够降低加工成本，提高非挥发性记忆体与CMOS逻辑电路的适应性，结构紧凑，安全可靠。附图说明图I为本技术的结构示意图。图疒图14为本实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板(201);其特征是所述半导体基板(201)内的上部设有若干记忆体细胞(200 )，所述记忆体细胞(200 )包括访问晶体管、NMOS编程晶体管(230)及NMOS控制电容(220);所述访问晶体管、NMOS编程晶体管(230)与NMOS控制电容(220)间通过半导体基板(201)内的领域介质区域(214)相互隔离；所述记忆体细胞(200)通过半导体基板(201)内的第二 N型区域(203)及所述第二 N型区域(203)上方的第三N型区域(204)与半导体基板(201)隔离；半导体基板(201)的表面上淀积有栅介质层(215)，所述栅介质层(215)上设有浮栅电极(216)，所述浮栅电极(216)覆盖并贯穿访问晶体管、NMOS编程晶体管(230 )及NMOS控制电容(220 )上方对应的栅介质层(215)，浮栅电极(216)的两侧淀积有侧面保护层(217)， 所述侧面保护层(217)覆盖浮栅电极(216)侧壁。2.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述访问晶体管包括PMOS访问晶体管或NMOS访问晶体管。3.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述半导体基板(201)为P型导电类型基板，所述半导体基板(201)的材料包括硅。4.根据权利要求2所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述访问晶体管为PMOS访问晶体管(210)时，所述PMOS访问晶体管(210)包括第一 N型区域(202)，所述第一 N型区域(202)通过下方的第二 N型区域(203)与半导体基板(201)隔离，第一 N型区域(202)的上部设有PMOS访问晶体管源极区(213)及PMOS访问晶体管漏极区(221 )，所述PMOS访问晶体管源极区(213)及PMOS访问晶...

【专利技术属性】
技术研发人员：方英娇，
申请(专利权)人：无锡来燕微电子有限公司，
类型：实用新型
国别省市：