半导体器件制造技术
【技术实现步骤摘要】
半导体器件相关申请的交叉引用2011年7月21日提交的日本专利申请第2011-159804号公开的全部内容(包括说明书、附图和摘要)通过引用并入本文。
本专利技术涉及一种半导体器件，所述半导体器件包括多个具有低能耗模式的存储模块，所述存储模块适用于，例如，包含多个存储模块以及中央处理单元、加速器等的系统芯片微型计算机。
技术介绍
当半导体器件处于低能耗模式时，如果低能耗模式被取消，那么将会重新启动对在低能耗模式中无电力供应的电路的电力供应，并且非操作状态中的电路重新启动操作。因此，产生冲击电流和不理想的基态的提高。这可引起电子迁移的发生，所述电子迁移可反过来引起故障发生。除此之外，还可出现逻辑阈电平的波动，所述波动可导致在操作中发生错误。具体而言，在安装在半导体器件中的存储模块具有较大存储容量的情况下，当许多存储模块的低能耗状态被取消时，可产生较大的冲击电流。因此，需要一种技术来降低当低能耗模式被取消时产生的冲击电流，专利文件中公开了一些技术，典型的例子在下文描述。日本专利公开第2007-164822号公开了一种技术，其中，用信号线(接合线)以串联的形式将多个半导...
【技术保护点】
一种半导体器件，所述半导体器件包括：设置在半导体基底上的多个存储模块，由控制信号控制各存储模块进入低能耗模式和退出低能耗模式，其中，所述存储模块属于存储块，其中，所述控制信号通过上级模块外部路径并行输入属于同一存储块的存储模块并且通过模块内部路径传输，其中，所述控制信号通过模块内部路径由所述存储模块中的特定存储模块输出并且输出至下级模块外部路径，并且其中，所述特定存储模块的存储容量比属于同一存储块的另一存储模块的存储容量大。
【技术特征摘要】
2011.07.21 JP 2011-1598041.一种半导体器件，所述半导体器件包括：设置在半导体基底上的多个存储模块，由控制信号控制各存储模块进入低能耗模式和退出低能耗模式，其中，所述存储模块属于存储块，其中，所述控制信号通过上级模块外部路径并行输入属于同一存储块的存储模块并且通过模块内部路径传输，其中，所述控制信号通过模块内部路径由所述存储模块中的特定存储模块输出并且输出至下级模块外部路径，其中，所述存储模块中的每一者具有存储单元的阵列和外围电路，所述外围电路执行从所述存储单元读取数据和向所述存储单元写入数据，并且其中，所述特定存储模块的存储容量比属于同一存储块的另一存储模块的存储容量大。2.如权利要求1所述的半导体器件，其中，所述存储模块被配置为沿各存储模块中的模块内部路径的传播时间随所述存储模块的存储容量的增大而增加。3.如权利要求2所述的半导体器件，其中，确定沿所述模块内部路径的传播时间的延迟因素包括形成所述模块内部路径的配线的配线电阻、与所述配线相关的寄生电容以及位于所述配线中部的驱动电路的操作延迟。4.如权利要求2所述的半导体器件，其中，确定沿所述模块内部路径的传播时间的延迟因素包括检测电路所需的检测操作时间，且该检测操作时间是检测电路检测出所述低能耗模式响应控制信号的变化而被取消所需的操作时间。5.如权利要求2所述的半导体器件，其中，所述特定存储模块为在该特定存储模块所属的存储块中存储容量最大的存储模块。6.如权利要求2所述的半导体器件，其中，所述模块内部路径被设置为，在所述存储单元的阵列中平行排列的位线数目大于平行排列的字线数目的情况下，所述模块内部路径沿与所述位线相交的方向延伸，而在相反的情况下，所述模块内部路径沿与所述字线相交的方向延伸。7.如权利要求3所述的半导体器件，其中，所述存储单元通过选择端子与字线耦合，其中，所述外围电路包括配置成根据地址信号生成字线选择信号的地址译码器、配置成根据由所述地址译码器生成的字线选择信号选择性地驱动所述字线至选择电平的字驱动器以及多个第一MOS晶体管，当所述第一MOS晶体管接通时向所述字线提供对应于非选择电平的电势，其中，当所述控制信号处于第一状态中时，切断所述地址译码器和所述字驱动器的电源电压供应并且接通所述第一MOS晶体管，由此设置所述存储模块进入低能耗模式，而当所述控制信号处于第二状态中时，所述存储模块退出所述低能耗模式，并且其中，所述模块内部路径沿与所述字线延伸方向相交的方向延伸且所述模块内部路径顺序地与各第一MOS晶体管的栅极耦...
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