本发明专利技术涉及一种用于具有保持直到被存取RTA模式的静态随机存取存储器SRAM的偏压电路。所述存储器由多个存储器阵列块(26)构成，所述多个存储器阵列块(26)各自包括8-T或10-T类型的SRAM单元、具有单独的读取及写入数据路径。偏压装置(27)包括在每一存储器阵列块(26)内，举例来说与个别列相关联，且连接在用于所述相关联列中的每一存储器单元中的交叉耦合逆变器的参考电压节点与接地节点之间。在正常操作模式中，接通与所述偏压装置并联连接的开关晶体管(29)，使得接地电压对每一单元中的所述交叉耦合逆变器进行偏压。在所述RTA模式中，关断所述开关晶体管，从而允许所述偏压装置将参考偏压升高到所述交叉耦合逆变器，从而降低由所述模式中的单元消耗的功率。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路，且更明确来说，涉及静态随机存取存储器(SRAM)集成电路及用于此类电路中的功率降低的方法。
技术介绍
现在，许多现代的电子装置及系统包括用于控制及管理范围宽广的功能及有用的应用的大量计算能力。这些电子装置及系统中的许多现在是手持便携式装置。举例来说，具有大量计算能力的许多移动装置现在可在市场中得到，包括现代移动电话送受话器(例如通常称为“智能手机”的现代移动电话送受话器)、个人数字助理(PDA)、移动因特网装置、基于平板的个人计算机、手持扫描器及数字收集器、个人导航装置及类似物。当然，这些系统及装置以电池供电以便为移动或手持的。因此，这些装置及系统中的电子电路的功率消耗是极受关注的，因为电池寿命通常是购买决定中以及所述装置或系统的使用中的重要因 素。这些现代装置及系统的计算能力通常由一个或一个以上处理器“核”提供，所述一个或一个以上处理器“核”在实施其功能时用作数字计算机。因此，这些处理器核一般从存储器检索可执行的指令、对也从存储器检索的数字数据执行算术及逻辑操作且将那些操作的结果存储在存储器中；当然，也提供用于获取及输出由处理器核处理的数据的其它输入及输出功能。考虑到在执行这些现代装置的复杂功能时通常涉及到的大量的数字数据，现在通常在用于这些系统的电子电路中实施大量的固态存储器容量。静态随机存取存储器(SRAM)已成为用于这些关注功率的现代电子系统中的大多数固态数据存储要求的存储器技术的选择。如在此项技术中是基础的，SRAM存储器单元“静态地”存储内容，因为只要电力被施加到所述存储器，所存储的数据状态就保持锁存在每一单元中；这与“动态” RAM ( “DRAM”)形成对比，在所述“动态” RAM ( “DRAM”)中数据被存储为固态电容器上的电荷，且必须被周期性地刷新以被保持。然而，SRAM单元汲取DC电流以保持其存储状态。尤其随着存储器尺寸(以单元的数目计)变大，此DC电流可成为电池供电系统(例如，移动电话及类似物)中的重要因素。近年来半导体技术的进步已使得能够将最小装置特征尺寸(例如，MOS晶体管栅极)缩小到亚微米范围内。因为芯片上存储器通常专用的大比例的总芯片面积，所以当应用于存储器阵列时，此小型化是尤其有益的。然而，装置尺寸的此物理缩放不一定与装置电特性的类似缩放相关。在SRAM单元的背景下，处于当前可用最小特征尺寸的存储器单元晶体管归因于亚阈值泄漏及其它短沟道效应而传导大量DC电流。因此，现在用于实现SRAM阵列的亚微米装置已增加了由那些阵列汲取的DC数据保持电流。设计者近来已采用了基于电路的方式以降低由包括大存储器阵列的集成电路消耗的功率。一种通常的方式为相对于施加到逻辑电路及在存储器阵列外围的电路(例如，解码器、读出放大器等等)的电力供应电压来降低施加到存储器阵列的电力供应电压。此方式不仅降低由存储器阵列消耗的功率，而且还有助于降低个别单元中的亚阈值泄漏。用于降低功率消耗的另一基于电路的方式涉及，在可能的时候将集成电路内的存储器功能置于“保持”状态中。在常规存储器中，施加到保持状态中的存储器阵列的电力供应电压降低到低于存取所必需的电压，但高于在存储器单元中保持数据状态所需的最小值(即，高于数据状态保持电压或“DRV”)；存储器外围电路也在此保持模式中被切断电源，从而节省额外功率。通常来说，施加到SRAM单元的负载(例如，CMOS SRAM单元中的P沟道晶体管的源极节点)的“Vdd”电力供应电压以及偏压两者都在所述保持模式中降低。然而，在将存储器阵列从保持状态偏压到操作状态时通常涉及大量的恢复时间。近来，已在具有大尺寸的存储器阵列的集成电路中实施中间断电模式。此中间模式在此项技术中称为“保持直到被存取”或“RTA”，且通常用于存储器阵列分成多个块的那些情形中。在RTA模式中，外围存储器电路保持完全充电且操作。然而，仅那些正被存取的存储器阵列块完全充电；不被存取的其它存储器块被偏压到降低的阵列电力供应电压(即，高于保持电压)以降低空闲时的功率消耗。井及结偏压(即，不同于接收降低的RTA偏压的P沟道MOS源极节点的偏压)在RTA模式中通常维持在与在读取/写入操作中相同的电压，以减少从RTA模式的恢复时间。由RTA模式提供的功率节省可为可观的，尤其如果较大的存储器块中的一些不频繁地被存取。因为其可被施加到较大规模集成电路内的个别 块的能力，以及其快速的恢复时间，RTA备用模式现在通常与现代移动因特网装置及智能手机中的嵌入存储器一起使用，考虑到这些装置在其大多数使用寿命期间保持供电但不完全激活。从电路的角度看，具有RTA模式的集成电路存储器必须包括建立降低的RTA阵列偏压且在操作期间可切换地控制进入RTA模式及从RTA模式退出的电路。图Ia为其中提供此RTA备用的常规集成电路2的框图。集成电路2包括存储器阵列5，其布置成相对于彼此具有不同的尺寸的多个存储器阵列块^到63。每一存储器阵列块6与对应的解码及读取/写入电路11相关联，所述解码及读取/写入电路11寻址其相关联的存储器阵列块6、将数据写入到其相关联的存储器阵列块6及从其相关联的存储器阵列块6读取数据。集成电路2还包括功能及功率管理电路4，其包括由集成电路2提供的逻辑功能性且还包括用于在整个集成电路2中调节及分布电力供应电压的电路。出于存储器阵列5的此实例的目的，功能及功率管理电路4在电力供应线VddHDR上产生对于存储器读取及写入操作来说足够的电压。功能及功率管理电路4还在电力供应线VddP上产生“外围”电力供应电压，其被施加到解码器及读取/写入电路11，且通常处于与在读取及写入期间被施加到存储器阵列5的线VddHDR上的电力供应电压的电压不同的电压，如此项技术中所知。施加到每一存储器阵列块^到63的实际阵列电力供应电压分别呈现在电力供应线VddARtl到VddAR3上。线VddARtl到VddAR3上的电压分别通过偏压/开关电路I0到73界定，且基于电力供应线VddHDR处的电压，如下文将描述。此常规集成电路2中的每一存储器阵列块6构造为以行及列布置的SRAM单元阵列。如图Ib中通过六晶体管(6-T)存储器单元12&(其位于存储器阵列块6中的一者的第j行及第k列中)的实例所展示，每一 SRAM存储器单元12被偏压于电力供应线VddAR上的电压与参考电压(例如，在接地参考Vss处)之间。在此情形中，SRAM存储器单元12j,k以常规方式构造为一对交叉耦合的CMOS逆变器，一个为串联连接的P沟道晶体管13p及η沟道晶体管13η构成的逆变器，且另一个为串联连接的P沟道晶体管14ρ及η沟道晶体管14η构成的逆变器；每一逆变器中的晶体管的栅极以通常方式连接在一起且连接到另一逆变器中的晶体管的共同漏极节点。N沟道通过晶体管15a、15b分别使其源极/漏极路径被连接在交叉耦合节点中的一者与互补位线BLk、BL\中的对应一者之间；通过晶体管15a、15b的栅极由用于此行的字线WLj驱动。因此，如此项技术中所知，由SRAM单元12」,k汲取的DC电流相当于通过P沟道晶体管13p、14p中的一者与η沟道晶体管13η、14η中的一者的关断状态源极/漏极泄漏电流加上可能存在的任何栅极氧化物泄漏及结泄漏的和。如上文本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.04.21 US 12/764,4261.一种集成电路，其包括可在正常操作模式中及保持直到被存取RTA模式中操作的静态随机存取存储器SRAM，所述集成电路包含 多个存储器单元，其在至少一个存储器阵列块中以行及列布置，所述多个存储器单元中的每一者由布置成锁存器及读取缓冲器的金属氧化物半导体MOS阵列晶体管组成，其中每一列中的所述存储器单元中的每一者的所述锁存器在电力供应电压节点与参考电压节点之间被并联偏压； 第一多个偏压装置，其与第一存储器阵列块相关联，所述第一多个偏压装置中的每一者具有与其相关联存储器阵列块中的存储器单元串联连接在所述参考电压节点与接地参考电压节点之间的导电路径；及 第一开关装置，其具有连接在所述参考电压节点与所述接地参考电压节点之间的导电路径，且具有接收RTA控制信号的控制电极，使得所述第一开关装置在所述正常操作模式中接通且在所述RTA模式中关断。2.根据权利要求I所述的存储器，其进一步包含用于产生施加到所述第一开关装置的所述RTA控制信号的电路。3.根据权利要求I所述的存储器，其中所述第一多个偏压装置中的每一者与所述第一存储器阵列块中的存储器单元的单个列相关联。4.根据权利要求3所述的存储器，其进一步包含多个第一开关装置，所述多个第一开关装置各自与所述第一存储器阵列块的所述列中的一者相关联、各自具有连接在用于其相关联列的所述参考电压节点与所述接地参考电压节点之间的导电路径，且各自具有接收RTA控制信号的控制电极，使得其在所述正常操作模式中接通且在所述RTA模式中关断。5.根据权利要求I所述的存储器，其中所述第一多个偏压装置的所述导电路径彼此并联连接；且其中所述第一开关装置使其导电路径与所述第一多个偏压装置的所述导电路径并联连接。6.根据权利要求I所述的存储器，其中所述第一多个偏压装置中的每一者包含MOS晶体管，所述MOS晶体管具有连接在存储器单元的其至少一个列的其相关联的所述参考电压节点与所述接地参考电压节点之间的源极-漏极路径，且具有连接到其漏极的栅极。7.根据权利要求I所述的存储器，其进一步包含用于产生偏压参考电压的电压参考电路；且其中所述第一多个偏压装置中的每一者包含第一MOS晶体管，所述第一MOS晶体管具有连接在存储器单元的其至少一个列的其相关联的所述参考电压节点与所述接地参考电压节点之间，且具有从所述电压参考电路接收所述偏压参考电压的栅极。8.根据权利要求7所述的存储器，其中所述第一多个偏压装置中的每一者进一步包含第二 MOS晶体管，所述第二 MOS晶体管具有与所述第一 MOS晶体管的所述源极-漏极路径串联连接的源极-漏极路径，且具有连接到其漏极的栅极。9.根据权利要求I所述的存储器， 其中所述多个存储器单元中的每一者中的所述锁存器包含 第一及第二交叉耦合的逆变器，其在所述电力供应电压与所述参考节点之间被偏压，所述第一及第二交叉耦合的逆变器界定第一及第二存储节点；及 第一及第二通过晶体管，所述第一通过晶体管具有连接在所述第一存储节点与第一写入位线之间的导电路径，所述第二通过晶体管具有连接在所述第二存储节点与第二写入位线之间的导电路径，且所述第一及第二通过晶体管具有耦合到写入字线的控制电极； 且其中所述读取缓冲器包含 第一读取缓冲器驱动器晶体管，其具有导电路径，且具有耦合到所述第一存储节点的控制电极；及 第一读取缓冲器通过晶体管，其具有与所述第一读取缓冲器驱动器晶体管的所述导电路径串联连接在第一读取位线与接地参考电压节点之间的导电路径，且具有耦合到读取字线的控制电极。10.根据权利要求9所述的存储器，其中所述第一及第二通过晶体管中的每一者包含η沟道MOS晶体管，所述η沟道MOS晶体管具有源极-漏极路径、体节点及栅极；且...
【专利技术属性】
技术研发人员：阿南德·塞莎德里，
申请(专利权)人：德州仪器公司，
类型：
国别省市：
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