基于PNPN结构的SRAM电路及其读写方法技术

本发明专利技术提供了一种基于PNPN结构的SRAM电路，包括多条位线、多条字线、分别与每一条位线以及每一条字线相连的多个存储器单元、串联在每一条位线输入端的多个电位控制器件、串联在每一条位线输出端的多个反相器，其特征在于，存储器单元为PNPN二极管结构的双端器件。本发明专利技术的基于PNPN结构的SRAM，由于采取PNPN二极管作为存储器单元，占用面积小、功耗低，有利于SRAM的大规模集成及电路整体性能的提高。由于PNPN二极管独特的反转特性，控制两端电压差就能方便改写存储器单元存储的逻辑值，SRAM写入操作快、错误率低。此外，由于在位线输入端连接有电阻或MOSFET，输出端连接有反相器，SRAM电路读取速度快。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路器件及其读写方法，特别是涉及一种基于PNPN结构的SRAM电路及其读写方法。
技术介绍
当前广泛使用的存储器通常是基于金属-氧化物-半导体场效应管(MOSFET)的，因此简称为MOS存储器。MOS存储器最主要的产品是随机存取存储器(RAM)，一般分为随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。SRAM靠双稳态电路存储信息，不需要刷新，工作速度快，适合用于高速缓冲存储器。现有的SRAM—般由多个晶体管交叉耦合构成，例如采用6管、8管或9管单元作为 其存储单元，集成度低、功耗大。新型的薄膜电容耦合晶闸管(TCCT)虽然晶体管数量减少、面积减小，但依然是一种三端器件，功耗也并未大幅度降低，因此也不利于集成。另一种新型的存储单元是基于PNPN结构的两端存储单元，其可以高密度集成且制造简单、成本低廉，因此是未来SRAM发展方向。但是由于其是两端器件，与现有的晶体管三端器件的电学特性不同，其外围读写控制逻辑也将发生重大变化，现有的SRAM读写电路已经无法适用于新型的存储单元。总而言之，需要改进SRAM读写电路以适应新型的集成度高的PNPN结构的存储器单元。
技术实现思路
因此，本专利技术的目的在于提供一种基于PNPN结构的SRAM电路及其读写方法，以提高SRAM集成度、降低功耗。本专利技术提供了一种基于PNPN结构的SRAM电路，包括多条位线、多条字线、分别与每一条位线以及每一条字线相连的多个存储器单元、串联在每一条位线输入端的多个电位控制器件、串联在每一条位线输出端的多个反相器，其特征在于，所述存储器单元为PNPN二极管结构的双端器件。其中，所述PNPN 二极管结构的双端器件具有正向阻断和正向导通两种双稳状态。其中，所述电位控制器件为电阻或M0SFET。其中，当PNPN 二极管两端电压差大于等于正向导通电压且小于等于正向转折电压时，存储器单元保持其存储的逻辑信号。本专利技术还提供了一种基于PNPN结构的SRAM电路的写入方法，包括选择与待写入的存储器单元相连的位线；选择与待写入的存储器单元相连的字线；调整所述位线与字线之间的电压差，使得由PNPN 二极管构成的存储器单元完成逻辑I或逻辑O的写入。其中，升高位线端电压且降低字线端电压，使位线与字线电压差大于PNPN 二极管的正向转折电压，使得PNPN 二极管进入逻辑I状态。其中，降低位线端电压且升高字线端电压，使位线与字线电压差小于PNPN 二极管的正向导通电压，使得PNPN 二极管进入逻辑O状态。其中，所述位线的输入端串联有M0SFET，当写入操作时，MOSFET保持开启。本专利技术还提供了一种基于PNPN结构的SRAM电路的读取方法，包括选择与待读取的存储器单元相连的位线，并保持该位线电压；选择与待读取的存储器单元相连的字线，降低该字线电压；通过与该位线输出端串联的反相器读出存储的信息。其中，所述位线输入端串联有M0SFET，当读取操作时，MOSFET关断。依照本专利技术的基于PNPN结构的SRAM，由于采取了两端器件PNPN 二极管作为存储器单元，占用面积小、功耗低，有利于SRAM的大规模集成以及电路整体性能的提高。由于PNPN 二极管独特的反转特性，控制两端电压差就能方便改写存储器单元存储的逻辑值，SRAM写入操作快、错误率低。此外，由于在位线输入端连接有电阻或NMOS或PMOS的电位控制器件，输出端连接有反相器，SRAM电路读取速度快。本专利技术所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本专利技术的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。·附图说明以下参照附图来详细说明本专利技术的技术方案，其中图IA及IB显不了依照本专利技术Iv实施例的基于PNPN结构SRAM的电路不意图；图2显示了依照本专利技术的PNPN结构存储器单元的电流特性图；图3及图4显示了依照本专利技术的PNPN结构存储器单元位线端的电流时序变化图；图5A至显示了依照本专利技术的多个PNPN结构存储器单元的读写控制时序图；图6显不了依照本专利技术另Iv实施例的基于PNPN结构SRAM的电路不意图；以及图7显示了图6所示PNPN结构存储器单元读写控制时序图。附图标记BLl BL2 BLx BL (m_l) BLm 多条位线Rl R2 Rx R(m_l)Rm与位线相连的多个电阻NMOSl NM0S2 NMOSx NMOS (m_l) NMOSm 与位线相连的多个 NMOSINVl INV2 INVx INV (m_l) INVm与位线相连的多个反相器WLl WL2 WLy WL (n_l) WLn 多条字线Cell_xy与第x条位线和第y条字线相连的PNPN存储器单元具体实施例方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。参照图1A，显示了依照本专利技术一个实施例的基于PNPN结构SRAM的电路示意图，包括一个m行η列的mXn的SRAM阵列,可以存储mXn个字节(byte),其中还包含BL1、BL2、BLx、BL(m-l)、BLm 等多条位线，以及 WL1、WL2、WLy、WL (n-1)、WLn 等多条字线，Cell_xy 为与第X条位线BLx和第y条字线WLy相连的PNPN结构的存储器单元。此外，每条位线BLx的输入端连接有例如为电阻Rx的电位控制器件用于控制信号延迟以及信号电平，以及输出端连接有反相器INVx以作为缓冲和放大。图IB为存储器单元Cell_xy的局部放大示意图，其中存储器单元包含四个交叉设置的掺杂区域，分别为第一导电类型P与第二导电类型N(也即构成PNPN 二极管，属于晶闸管的一种)，存储器单元与位线BLx相连的端口称为A端，与字线WLy相连的端口称为C端。图2为图I中存储器单元Cell_xy的电流-电压特性曲线图，可见当A、C两端之间的电压(也即位线BL与字线WL之间的电压差，VAC = VBLx-VffLy) VAC维持在保持电压V_hold(V0 <= V_hold <= Vbf, VO为PNPN 二极管的正向导通电压，Vbf为PNPN 二极管的正向折转电压)时，存储器单元具有两个不同的电流状态，将电流值大的正向导通状态定义为“I”态也即逻辑1，将电流值小的正向阻断状态定义为“O”也即逻辑O。对于SRAM存储器单元，只要位线BLx和字线WLy加载的电压恒定不变，也即两者之间的电压差、PNPN结构AC两端电压差VAC恒定不变，例如维持在保持电压V_hold，存储器单元就能恒定保存“I”或“O”的逻辑信号。 对存储器单元写入的操作可以通过控制字线与位线之间的电位差来实现，也即控制存储器单元AC两端的电压差，使得PNPN 二极管处于正向阻断和正向导通的不同状态，从而产生不同的逻辑信号。具体地,对Cell_xy写入“I”,是首先选择单元对应的位线BLx和字线WLy,然后通过将位线BLx的输入端电位升高，字线WLy的输入端的电位降低，使得存储单元两端电压VAC (V本文档来自技高网...

【技术保护点】
一种基于PNPN结构的SRAM电路，包括多条位线、多条字线、分别与每一条位线以及每一条字线相连的多个存储器单元、串联在每一条位线输入端的多个电位控制器件、串联在每一条位线输出端的多个反相器，其特征在于，所述存储器单元为PNPN二极管结构的双端器件。

【技术特征摘要】
1.一种基于PNPN结构的SRAM电路，包括多条位线、多条字线、分别与每一条位线以及每一条字线相连的多个存储器单元、串联在每一条位线输入端的多个电位控制器件、串联在每一条位线输出端的多个反相器，其特征在于，所述存储器单元为PNPN 二极管结构的双端器件。2.如权利要求I的基于PNPN结构的SRAM电路，其中，所述PNPN二极管结构的双端器件具有正向阻断和正向导通两种双稳状态。3.如权利要求I的基于PNPN结构的SRAM电路，其中，所述电位控制器件为电阻或MOSFET。4.如权利要求I的基于PNPN结构的SRAM电路，其中，当PNPN二极管两端电压差大于等于正向导通电压且小于等于正向转折电压时，存储器单元保持其存储的逻辑信号。5.—种权利要求I的SRAM电路的写入方法,包括 选择与待写入的存储器单元相连的位线； 选择与待写入的存储器单元相连的字线； 调整所述位线与字线之间的...

【专利技术属性】
技术研发人员：童小东，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：