SRAM存储单元及存储阵列制造技术

本发明专利技术公开了一种SRAM存储单元，涉及计算机存储技术领域，包括：单元选中电路及与所述单元选中模块连接的存储电路，还包括：与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。本发明专利技术还公开了一种由上述SRAM存储单元组成的存储阵列。本发明专利技术通过在SRAM存储单元中设置单独的下拉电路，通过该电路将SRAM存储单元的数据读出来，因此，在读操作时不再需要使用较高电平，即不需要为该单元提供不同的内部电源电压，这会很大程度上降低了SRAM电路设计的复杂度。

【技术实现步骤摘要】

本专利技术涉及计算机存储
，特别涉及一种SRAM存储单元及存储阵列。
技术介绍
近年来，便携式电子产品的飞速发展，使低功耗需求成为集成电路设计的主要问题。由静态随机存储器(Static Random Access Memory, SRAM)构成的高速缓冲存储器(Cache)作为片上系统的必不可少的一部分，其性能对整个芯片起着至关重要的作用。有研究表明，芯片内Cache所消耗的功耗大约占芯片总功耗的40°/Γ50%，因此，降低SRAM功耗，也逐步成为SRAM设计的重要目标。 考虑到电源电压与功耗的平方关系，降低电源电压成为降低SRAM功耗的主要手段。然而，随着电源电压的降低以及CMOS器件尺寸变小，传统6管SRAM单元会出现稳定性差，假读等问题，很难被用于低电压应用。文献[I]中提出一种8管SRAM单元结构，如图I所示，该结构在原6管单元基础上，添加PMOS管P3和NMOS管N5，构成一个反相器，并以其输出连接到门管N3和N4的栅极。反相器及门管N3和N4构成单元选中电路，用于选择单个存储单元进行读写。SRAM存储单元内部P1、N1和P2、N2构成互耦反相器，即存储电路。反相器控制SRAM单元的读和写操作。其中CS为单元所在单元列的列选择信号，WL为单元所在行的字线(在此设计中，WL为低电平有效)。Cell_Supply为单元提供动态电源电压。该单元工作原理如下当单元处于稳定状态时，WL= “1”，CS= “0”，C1输出为低电平，门管N3和N4截止，单元内部Pl、NI和P2、N2构成互耦反相器，保存单元存储内容；当对单元进行写操作时，WL= “0”，CS= “1”，(1输出高电平，门管吧和财导通，要写入的数据经过BL和/BL写入到单元内部；当对单元进行读操作时，WL= “0”，CS= “1”，C1输出高电平，门管N3和N4导通，单元内数据通过门管N3和N4读出到BL和/BL (“/”表示BL非)上，考虑到BL和/BL上电荷会通过门管N3和N4输入到单元内部,进而影响原存储节点(D和/D)的存储值,进而影响单元稳定性，因此，当进行读操作时，Cell_Supply会提高一个较高的电源电压电平，以提高该单元稳定性。如上所述，在进行读写操作时，只有被选中单元的行选和列选才会同时有效，也即只有该单元的门管N3和N4控制信号Cl才会输出高电平，进而完成读写操作，而其他单元Cl均为0，单元不会受到影响，因此，该种设计也有效地解决了假读问题。虽然文献[I]中的8管SRAM单元能够有效地解决假读问题，且在一定程度上提高了单元读操作时的稳定性。然而，由于对该种单元进行读操作时，需要使用较高电平，也即需要根据单元不同状态，为该单元提供不同的内部电源电压，这会很大程度上增加了 SRAM电路设计的复杂度。参考文献[I]Rajiv V. Joshi, Rouwaida Kanj, and Vinod Ramadurai “ANovel Column-Decoupled 8T Cell for Low-Power Differential and Domino-BasedSRAM Design”IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION(VLSI)SYSTEMS, VOL. 19，NO. 5，MAY2011。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是如何降低SRAM电路设计的复杂度。(二)技术方案为解决上述技术问题，本专利技术提供了一种SRAM存储单元，包括单元选中电路及与所述单元选中电路连接的存储电路，还包括与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。 其中，所述下拉电路包括下拉MOS管和数据读出位线，所述下拉MOS管的栅极连接所述存储电路的数据存储节点，源极用于连接低电平，漏极连接所述数据读出位线。其中，所述下拉MOS管为NMOS管。本专利技术还提供了一种SRAM存储阵列，包括若干上述的SRAM存储单元组成的阵列，还包括读字线及与阵列中每行SRAM存储单元的下拉电路连接的读控制MOS管，所述读控制MOS管的栅极连接所述读字线，漏极连接所述下拉电路，源极接地。其中，所述读控制MOS管为NMOS管。(三)有益效果本专利技术通过在SRAM存储单元中设置单独的下拉电路，通过该电路将SRAM存储单元的数据读出来，因此，在读操作时不再需要使用较高电平，即不需要为该单元提供不同的内部电源电压，这会很大程度上降低了 SRAM电路设计的复杂度。附图说明图I是现有技术中的一种SRAM存储单元结构示意图；图2是本专利技术实施例的一种SRAM存储单元结构示意图；图3是由图2中SRAM存储单元组成的存储阵列结构示意图。具体实施例方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。本专利技术提出的SRAM存储单元为9管单元结构，是在图I中8管结构上的改进结构。如图2所示，本专利技术的SRAM存储单元和8管结构的SRAM存储单元结构基本相同，不同之处在于在数据存储节点Q连接一个下拉MOS管N6即及数据读出位线RBL形成的下拉电路。下拉MOS管N6的栅极连接数据存储节点Q，漏极连接数据读出位线RBL，源极用于连接低电平，当需要读出数据时控制源极连接至低电平。其中N6为NMOS管，也可以是PMOS管和反相器实现。以该种SRAM存储单元实现的SRAM存储阵列布局如图3所示，包括若干上述的SRAM存储单元组成的阵列Cell，还包括读字线RWL及与阵列中每行SRAM存储单元的下拉电路连接的读控制MOS管Nread管，即每个SRAM存储单元相当于都连接了一个Nread管。该Nread管的栅极连接读字线RWL，漏极连接下拉电路(即N6管的源极)，源极接地。其中，Nread管为NMOS管，也可以是PMOS管和反相器实现。该SRAM存储单元采用读写分离方式，其中WBL、/WBL、WffL以及CS用于控制写操作，RBL以及RWL用于控制读操作。其工作方式如下当单元处于稳定状态时，WffL= “1”，CS= “O” (P3截止，N5导通)，单元所在行的RWL= “0”，Cl输出为低电平，门管N3和N4截止，单元内部PU NI和P2、N2构成互耦反相器，保存单元存储内容；当对单元进行写操作时，WffL= “0”，CS= “I” (P3导通，N5截止)，单元所在行的RWL= “0”，Cl输出高电平，门管N3和N4导通，要写入的数据经过WBL和/WBL写入到单元内部；当对单元进行读操作时，WffL= “ I ”，CS= “0”，读位线RBL预充至VDD，单元所在行 的RffL= “1，，，C1输出低电平，门管N3和N4截止。由于单元所在行的RffL= “1”，Nread管导通，单元通过NMOS管N6与Nread形成串联下拉通路，由单元内部存储数据控制RBL充电或放电，从而将存储数据读出到RBL，且由于门管N3和N4截止，单元内数据不受WBL和/WBL上预充电荷的影响，此时，其静态噪声容限与单元处于稳定状态时静态噪声容限一致，由单元内部两个互耦的反相器决定，因此单元具有较高的稳定性。同样，由于写操作时，只有行和列同时被选中单元本文档来自技高网...

【技术保护点】
一种SRAM存储单元，包括：单元选中电路及与所述单元选中电路连接的存储电路，其特征在于，还包括：与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。

【技术特征摘要】
1.一种SRAM存储单元，包括单元选中电路及与所述单元选中电路连接的存储电路，其特征在于，还包括与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。2.如权利要求I所述的SRAM存储单元，其特征在于，所述下拉电路包括下拉MOS管和数据读出位线，所述下拉MOS管的栅极连接所述存储电路的数据存储节点，源极用于连接低电平，漏极连接所述数据读出位线。3.如权利要求2所述的SR...

【专利技术属性】
技术研发人员：贾嵩，刘俐敏，徐鹤卿，吴峰锋，王源，张钢刚，
申请(专利权)人：北京大学，
类型：发明
国别省市：