本发明专利技术涉及一种高速和低功耗快闪存储器架构及操作方法，其包括若干存储分块，每列存储分块组均通过相应的GBL线与第二多路选择器相连，第二多路选择器上设置若干第二检测放大器，存储分块内包括若干快闪存储比特单元，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器相连；第一多路选择器上设置若干第一检测放大器。本发明专利技术结构紧凑，操作速度快，降低功耗，能降低处理器系统的使用成本，适用范围广。
【技术实现步骤摘要】
本 专利技术涉及一种快闪存储器结构及操作方法，尤其是，属于快闪存储器的
技术介绍
对于处理器系统中，它是把许多功能块集成到一个集成电路中。最常用的处理器系统包括一个微处理器或微控制器(CPU)、静态随机存取存储器(SRAM)模块、快闪存储器和其它一些辅助芯片，上述处理器系统安装在同一个主机板中。通常微处理器或微控制器的系统程序是存在快闪存储器中。当系统起动时，系统程序从快闪存储器中下载到静态随机存取存储器(SRAM)模块中，微处理器或微控制器从静态随机存取存储器(SRAM)模块中拿取程序指令。这里采用上述处理步骤的主要原因是快闪存储器的随机读取的速度太慢，快闪存储器的读取速度不能跟微处理器或微控制器(CPU)的速度。因此，一般地就要把程序先下载到静态随机存取存储器(SRAM)模块中；这样的话就要一个静态随机存取存储器(SRAM)在微处理器或微控制器(CPU)和快闪存储器之间，增加了系统成本，同时使得整个处理器系统的功耗较高。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供，其结构紧凑，操作速度快，降低功耗，能降低处理器系统的使用成本，适用范围广。按照本专利技术提供的技术方案，所述高速和低功耗快闪存储器架构，包括若干存储分块，所述存储分块对应规则排布后形成行存储分块组及列存储分块组，所述每列存储分块组均通过相应的GBL线与第二多路选择器相连，所述第二多路选择器上设置若干第二检测放大器，第二多路选择器通过对应的GBL线选择相应列存储分块组内的存储分块后由第二检测放大器放大并转换成数字信号输出存储分块的存储状态； 存储分块内包括若干快闪存储比特单元，所述快闪存储比特单元包括控制极端、源极端及漏极端；若干快闪存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器相连；第一多路选择器上设置若干第一检测放大器，并通过第一检测放大器及对应的GBL线与第二多路选择器相连；第一多路选择器通过对应的BL位线端选择相应的快闪存储比特单元后由第一检测放大器检测放大后通过相应的GBL线输入到第二多路选择器与第二检测放大器内。所述列存储群组内任意BL位线端上连接快闪存储比特单元的数量不多于256个。所述快闪存储比特单元为电子隧穿氧化层快闪存储器。所述第一检测放大器包括电压比较器或电流比较器。一种高速和低功耗快闪存储器架构的操作方法，包括若干存储分块，所述存储分块对应规则排布后形成行存储分块组及列存储分块组，所述每列存储分块组均通过相应的GBL线与第二多路选择器相连，所述第二多路选择器上设置若干第二检测放大器； 存储分块内包括若干快闪存储比特单元，所述快闪存储比特单元包括控制极端、源极 端及漏极端；若干快闪存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器相连；第一多路选择器上设置若干第一检测放大器，并通过第一检测放大器及对应的GBL线与第二多路选择器相连； 对存储分块的操作方法包括对存储分块内行存储群组与列存储群组的操作方法，对行存储群组与列存储群组内快闪存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作； 将第二操作偏压始终加载于SL位线端上；选取行存储群组与列存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上； 当第一操作偏压、第二操作偏压与第四操作偏压对应配合，使得选中的BL位线端与WL位线端交叉确定的快闪存储比特单元达到热通道电子注入所需的电压，且第二操作偏压、第三操作偏压与第五操作偏压对应配合，使得行存储群组与列存储群组内其余快闪存储比特单元的电压与所需的热通道电子注入电压不匹配时，以能向所述交叉确定的快闪存储比特单元内写入所需的数据，实现对快闪存储器架构的数据写入操作； 当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以能测定流过所述交叉确定的快闪存储比特单元的电流值，同时，第二操作偏压、第三操作偏压与第五操作偏压对应配合，关断行存储群组与列存储群组内其余快闪存储比特单元的电流输出，以能读取所述交叉确定的快闪存储比特单元的存储状态，实现对快闪存储器架构的数据读取操作； 当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以使得与第一操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配，且第三操作偏压与第四操作偏压对应配合，使得与第三操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时，以能存储与第一操作偏压相连对应的行存储群组，实现对快闪存储器架构的数据擦除操作。所述列存储群组内任意BL位线端上连接快闪存储比特单元的数量不多于256个。当对行存储群组与列存储群组交叉确定的快闪存储比特单元读取时，第一操作偏压为5V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为IV，第五操作偏压为OV或浮置。当对行存储群组与列存储群组交叉确定的快闪存储比特单元写入时，第一操作偏压为9V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为5V，第五操作偏压为0V。当对行存储群组与列存储群组交叉确定的快闪存储比特单元擦除时，第一操作偏压为-9V，第二操作偏压为9V，第三操作偏压为0V，第四操作偏压及第五操作偏压均为浮置。所述快闪存储比特单元为电子隧穿氧化层快闪存储器。本专利技术的优点存储分块内包括若干快闪存储比特单元，快闪存储比特单元规则排布形成行存储群组与列存储群组，WL位线端与行存储群组中每行快闪存储比特单元的控制端相连，BL位线端与列存储群组中每列快闪存储比特单元的漏极端相连，SL位线端与行存储群组及列存储群组的源极端相连；BL位线端通过第一多路选择器与第一检测放大器相连，通过存储分块内的第一检测放大器通过相应GBL线与第二多路选择器相连，第二多路选择器上设置若干第二检测放大器，通过设置BL位线端上快闪存储比特单元的数量能够降低BL位线端上的电容负载，提高检测转换时间，同时，通过第一多路选择器、第一检测放大器、第二多路选择器及第二检测放大器的多层选择放大后，能使得形成快闪存储架构的存储时间能与微处理器或微控制器的读取时间相匹配；结构紧凑，操作速度快，降低功耗，能降低处理器系统的使用成本，适用范围广。 附图说明图I为本专利技术存储分块的结构示意图。图2为本专利技术的结构示意图。附图标记说明1-第一多路选择器、2-第一检测放大器、3-GBL线、4_第二多路选择器及5-第二检测放大器。具体实施例方式下面结合具体本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：方英娇，雷杰米，方芳，
申请(专利权)人：无锡来燕微电子有限公司，
类型：发明
国别省市：
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