公开了用于减小实现存储器阵列(诸如SRAM阵列)所需面积的技术。该技术例如可实施在包含感测放大器的存储器阵列设计中，其中感测放大器配置成在用于从存储单元中读出的读模式和用于写到存储单元的写模式操作。此外，公共列多路复用器可用于读功能和写功能(与具有用于读和写的单独多路复用器相反)。
【技术实现步骤摘要】
【国外来华专利技术】
本公开涉及集成电路存储器装置，并且更具体地说，涉及存储器阵列的面积减小技术。
技术介绍
众所周知，半导体存储器(诸如静态随机存取存储器(SRAM))通常组织成行和列的阵列。一般而言，行和列的交点得到存储元件或所谓的位单元。每个位单元能够存储数据的二进制位。为了向单元的行或列写数据并从中读数据，给单元的每行或每列都分配地址。在作为地址解码器的输入呈现的二进制编码地址中提供了对该地址的访问，地址解码器选择行或列进行写操作或读操作。典型的SRAM位单元由6到10个晶体管组成。每个位单元通常具有一个字线和两个位线以便访问位单元。SRAM的输入/输出(I/O)电路系统允许对位单元进行读访问/写访问，并且一般而言包含读和写列多路复用器、位线预充电器、感测放大器和写驱动器。读和写列多路复用器允许分别通过多列位单元共享感测放大器和写驱动器。位线预充电器用于给存储器阵列的位线预充电。在读访问期间，感测放大器检测附连到同一位单元的两个位线之间的信号差异以区分逻辑高状态与逻辑低状态。在写访问期间，写驱动器将期望的逻辑状态发送到位单元中，由此允许向那个单元写逻辑O或逻辑I。附图说明图I是根据本专利技术实施例配置有已减小面积的示例存储器阵列的框图。图2a是示出具有I/O电路系统的示例存储器阵列的示意图，该I/O电路系统配置有感测放大器(用于读操作)、写驱动器(用于写操作)和单独的列多路复用器(用于读操作和写操作)。图2b示出了在写-读-写情况期间图2a的示例存储器阵列的信号定时。图3a是示出根据本专利技术实施例具有I/O电路系统的示例存储器阵列的示意图，该I/O电路系统配置有感测放大器(用于在读操作期间进行感测并用于在写操作期间进行写)以及列多路复用器(用于读操作和写操作)。图3b示出了在写-读-写情况期间图3a的示例存储器阵列的信号定时。图4例证了具有根据本专利技术实施例配置的一个或多个存储器阵列的系统。具体实施例方式公开了用于减小实现存储器阵列(诸如SRAM阵列)所需面积的技术。这些技术例如可实施在SRAM阵列或子阵列中，以除去写驱动器并减小重复列多路复用器的数量，由此改进阵列的面积效率。一般概述如前面所说明的，某些存储器类型(诸如SRAM阵列)的I/O电路系统包含读/写列多路复用器、位线预充电器、感测放大器和写驱动器。简言之，这个I/O电路系统占用了大量空间，并有效地限制了阵列能多么小。当阵列由多个子阵列组成时，这个问题加剧，每个子阵列具有专用I/O电路系统或至少部分I/O电路系统。由此，并根据本专利技术的一实施例，提供了允许I/O电路系统的感测放大器被用作写驱动器从而允许除去写驱动器电路系统的存储器阵列设计。此外，不再需要单独的写列多路复用器和读列多路复用器。而是，对于读功能和写功能，可使用单个多路复用器。例如，可使用读多路复用器或写多路复用器，从而允许除去另一个多路复用器。在一个此类情况下，写多路复用器保持，并且读多路复用器除去。该技术例如可实施在分立存储器装置(例如SRAM芯片)、集成系统设计(例如有目的构建的娃(purpose-built silicon))或片上存储器(例如具有片上高速缓存的微处理器)中。不同于SRAM的存储器类型同样能受益于本文提供的技术，正如根据本公开将认 识到的那样。例如，根据本专利技术的实施例，可可配置具有包含单独写驱动器和感测放大器组件的I/O电路系统的任何存储器阵列设计。存储器阵列 图I是根据本专利技术实施例配置有已减小面积的示例存储器阵列的框图。可看到，这个示例实施例实际上是能重复若干次以构成总存储器阵列的子阵列。例如，总存储器阵列可以是包含如图所示配置的64 16K字节子阵列的IM字节高速缓存(或处理器的其它片上存储器)。根据所探讨应用的具体情况，可使用任何数量的适当阵列和子阵列尺寸。另外注意，总阵列可以是单个子阵列。将认识到的是，子阵列的物理布局也可以改变。在这个示例实施例中，每个子阵列被有效地分成顶部区段和底部区段。每个区段都包含SRAM单元的两个象限，其中顶部区段包含象限I和II，并且底部区段包含象限III和IV。SRAM单元配置在片(slice)/列中。如进一步可看到的，这个示例配置的每片包含8列SRAM单元。每象限的片数量可以改变，并且在一个示例配置中，在每象限8片到18片之间。类似地，一个象限的每列的SRAM单元数量可以改变，并且在一个示例实施例中在64直到512之间。在一个特定情况下，每象限有16片，并且一个象限的每列有256个SRAM单元。在每片中心的是I/O电路系统，其包含列多路复用器、位线预充电器和感测放大器。注意，在子阵列的I/o电路系统中不包含分立的写驱动器；而是，使用感测放大器执行写驱动器功能性，将依次对此进行描述。另外注意，没有单独的读列多路复用器和写列多路复用器；而是，(在此示例布局配置中，每片)存在用于读和写的一个列多路复用器。在子阵列中心的是解码器和定时器。根据本公开将明白，这里可使用许多存储单元类型和阵列布局架构，并且要求权利的专利技术不打算局限于任何具体一个。其它存储器阵列布局例如可具有存储单元的单个阵列，具有服务整个阵列的单个解码器和I/o电路系统(代替具有顶部区段和底部区段的基于象限的布局)。取决于目标应用和期望性能(例如读/写速度、读与写平衡，诸如读发生80%的时间而写仅发生20%的时间的情况等等)，存储器阵列类型例如可以是SRAM或闪存，并且可以是易失性、非易失性以及可擦除/可重新编程的。一般而言，每个SRAM单元都能够存储一位信息，并且设置成逻辑高状态或者设置成逻辑低状态。可使用任何数量的典型SRAM配置，如常规所做的那样来实现每个SRAM单元。例如，SRAM单元可配置为6-T SRAM单元、8-T SRAM单元、IO-T SRAM单元，或配置有每位期望的任何数量的晶体管。同样，SRAM单元可配置有单个R/W端口，或配置有单独的读端口和写端口。在其它实施例中，注意，存储单元可配置有其它存储单元技术，诸如闪存(例如NAND或NOR闪存)，或由单独感测放大器(用于从存储单元中读出)和写驱动器(用于写到存储单元)访问的其它存储单元，和/或可使用单独的列多路复用器电路进行写操作和读操作。在这个示例阵列布局配置中，解码器夹在SRAM单元的象限之间，并且包含最终解码器和字线驱动器，它们可如常规所做的那样实现。存在用于子阵列的顶部区段的解码器和用于子阵列的底部区段的解码器 对于每个读访问或写访问，向子阵列提供地址。一般而言，解码器配置成对地址进行解码，并在存储器阵列的每次读访问或写访问期间接通所选的SRAM项(SRAM entry)(或行)。在一个特定配置中，地址被对应的解码器解码成地址字线信号和列选择信号。地址字线信号标识子阵列中的具体行，并且列选择信号标识子阵列的具体列。(I/O电路系统的)列多路复用器接收列选择信号并接通对应列用于读或写。解码器有效地解除选择与读/写访问操作不相关的行和列。定时器包含用于为要运作的子阵列生成各种时钟信号(包括预充电时钟/控制信号)的电路系统。可使用任何数量的适当定时器配置、如通常所做的那样实现定时器。如将认识到的那样，定时器配置将从一个阵列到下一个阵列有所改变，这是因为它是特别基于具体阵列的定时规范设计的。一般而言本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2009.12.23 US 12/6456451.一种存储器装置，包括 存储器阵列，具有多个存储単元，每个存储单元都用于存储信息位；以及 感测放大器，配置成在用于从存储单元中读出的读模式和用于写到存储单元的写模式操作。2.如权利要求I所述的装置，包括如下至少ー项 位线预充电电路，用于给与所述存储器阵列的列相关联的位线预充电；以及 电路，用于生成使能所述位线预充电电路给所述位线预充电的预充电控制信号。3.如权利要求I所述的存储器装置，还包括 解码器，用于接收与所述存储器阵列的读访问或写访问相关联的地址，并生成用于选择所述存储器阵列的对应行的字线信号以及生成用于选择所述存储器阵列的对应列的列选择线。4.如权利要求I所述的存储器装置，还包括 列多路复用器，用于允许所述存储器阵列的多列共享所述感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。5.如权利要求I所述的存储器装置，其中所述感测放大器配置有数据输入端以便接收要写到一个或多个所述存储单元的数据，所述感测放大器还配置有一个或多个开关元件以便在写操作期间将所述数据耦合到所述感测放大器的位线输入端。6.如权利要求5所述的存储器装置，还包括用于将所述数据转换成差分信号并将那个差分信号传递到所述ー个或多个开关元件的电路系统。7.如权利要求I所述的存储器装置，其中所述感测放大器配置成接收允许所述感测放大器进入所述写模式的写使能控制信号。8.如权利要求I所述的存储器装置，其中所述装置是静态随机存取存储器(SRAM)。9.如权利要求I所述的存储器装置，还包括 低产出分析电路系统。10.一种存储器装置，包括 存储器阵列，具有多个存储単元，每个存储单元都用于存储信息位； 感测放大器，配置成在用于从存储单元中读出的读模式和用于写到存储单元的写模式操作，其中所述感测放大器配置有数据输入端以便接收要写到一个或多个所述存储单元的数据，所述感测放大器还配置有一个或多个开关元件以便在写操作期间将所述数据耦合到所述感测放大器的位线输入端；以及 列多路复用器，用于允许所述存储器阵列的多列共享所述感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。11.如权利要求10所述的装置，包括如下至少ー项 位线预充电电路，用于给与所述存储器阵列的列相关联的位线预充电；以及 电路，用于生成使能所述位线预充电电路给所述位线预充电的预充电控制信号。12.如权利要求10所述的存储器装置，还包括 解码器，用于接收与所述存储器阵列的读访问或写访问相关联的地址...
【专利技术属性】
技术研发人员：F罕昭格卢，K张，
申请(专利权)人：F罕昭格卢，K张，
类型：发明
国别省市：
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