一种钟控异步先入先出FIFO存储器的标志电路的标志电路制造技术

本实用新型专利技术涉及一种存储器，特别是一种钟控异步先入先出FIFO存储器的标志电路，包括四个标志位，第一标志位、第二标志位、第三标志位和第四标志位；第一标志位、第二标志位、第三标志位和第四标志位分别与读字线控制单元和写字线控制单元电连接。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及ー种存储器，特别是ー种钟控异步先入先出FIFO存储器的标志电路的标志电路，用于集成电路芯片中不同时钟域间的数据缓冲。
技术介绍
现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟。多时钟域带来的ー个问题就是，如何设计异步时钟之间的接ロ电路。异步FIFO是解决这个问题ー种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接ロ、图像处理等方面，异步FIFO得到了广泛的应用。异步 通用FIFO具有两个独立的读写时钟，其传输数据使用一个时钟域将数据值依序写入FIFO缓存，再使用另ー个时钟域，按照先入先出的顺序从FIFO中读出数据值，这两个时钟域相互独立且不相同。不管是什么类型FIF0，其关键点是产生读，写地址和空、满的标志。通常一个好的FIFO设计，其基本要求是写满而不溢出，能读空而不多读。因此，如何正确产生FIFO空、满标志，是异步FIFO设计成败的关键。设计FIFO存在着两大难点ー是如何同步异步信号，消除触发器产生亚稳态的问题；ニ是如何正确的设计空满以及近空满等信号的产生电路。为了避免亚稳态，通常采用以下方法①对写地址/读地址采用格雷码。由实践可知，同步多个异步输入信号出现亚稳态的概率远远大于同步一个异步信号的概率。对多个触发器的输出所组成的写地址/读地址可以采用格雷码。由于格雷码每次只变化一位，采用格雷码可以有效地减少亚稳态的产生。②采用触发器来同步异步输入信号。空满标志的产生是FIFO的核心部分。如何正确设计此部分的逻辑，直接影响到FIFO的性能。一般做法是采用读写地址相比较来产生空满标志。当读写地址的差值等于一个预设值的时候，空/满信号被置位。这种实现方法逻辑简单，但它是减法器形成的一个比较大的组合逻辑，因而限制了 FIFO的速度。典型的异步FIFO的结构如图I所示。读地址是由读时钟触发的读地址控制模块产生，而写地址是由写时钟触发的写地址控制模块产生，要产生FIFO的空满标志，处于不同的时钟域的读写地址必须进行比较。为了降低亚稳态的风险，ニ进制码读写地址需转换成格雷码，这个过程由格雷码转化模块完成。转换后的读写地址格雷码在空满信号产生模块中通过触发器同步，同步后的读写地址格雷码再还原成ニ进制码进行比较，产生空满信号。采用上述方法实现的异步FIFO有以下缺点I. ニ进制和格雷码的互相转换增加了硬件复杂度；2.在对读写地址进行比较时，常采用减法运算，这也増加了硬件复杂度，同时增加了电路的延时。
技术实现思路
本技术的目的在于避免上述技术的不足，提供ー种钟控异步FIFO存储器，以降低电路的复杂度，避免使用減法运算器，提高电路的速度。为实现上述目的，本技术的技术方案是ー种钟控异步先入先出FIFO存储器的标志电路，包括四个标志位，第一标志位、第二标志位、第三标志位和第四标志位；第ー标志位、第二标志位、第三标志位和第四标志位分别与读字线控制単元和写字线控制单元电连接。所述的第一标志位由第一双稳电路S0、第九与门A30、第十三与门A40、第一 NMOS晶体管N10、第五NMOS晶体管N20和第九NMOS晶体管N30组成 ，第一 NMOS晶体管NlO的漏 端与第一双稳电路SO的反节点HO连接，第一 NMOS晶体管NlO的栅端与第九与门A30的输出端连接，第一 NMOS晶体管NlO的源端与地连接；第五NMOS晶体管N20的漏端与第一双稳电路SO的正节点fOO连接，第五NMOS晶体管N20的栅端与第十三与门A40的输出端连接，第五NMOS晶体管N20的源端与地连接；第九NMOS晶体管N30的漏端与第一双稳电路SO的正节点f00连接，第九NMOS晶体管N30的栅端与非门103的输出连接，第九NMOS晶体管N30的源端与地连接；第九与门A30的一个输入端与第一双稳电路SO的反节点HO连接，另ー个输入端与是第九寄存器D30的输出端:rlO连接；第十三与门A40的一个输入端与第一双稳电路SO的正节点f00连接，另ー个输入端与第十三寄存器D40的输出端r20连接。所述的第二标志位由第二双稳电路SI、第十与门A31、第十四与门A41、第二 NMOS晶体管NI I、第六NMOS晶体管N21和第十NMOS晶体管N31组成；第二 NMOS晶体管Nll的漏端与第二双稳电路SI的反节点fll连接，第二 NMOS晶体管Nll的栅端与第二与门A31的输出端连接，第二 NMOS晶体管Nll的源端与地连接；第六NMOS晶体管N21的漏端与第二双稳电路SI的正节点f01连接，第六NMOS晶体管N21的栅端与第十四与门A41的输出端连接，第六NMOS晶体管N21的源端与地连接；第十NMOS晶体管N31的漏端与第二双稳电路SI的正节点f01连接，第十NMOS晶体管N31的栅端与非门103的输出连接，第十NMOS晶体管N31的源端与地连接；第十与门A31的一个输入端与第二双稳电路SI的反节点fll连接，另ー个输入端与第十寄存器D31的输出端rll连接；第十四与门A41的一个输入与第二双稳电路SI的正节点f01连接，另ー个输入与第十四寄存器D41的输出端r21连接。所述的第三标志位由第三双稳电路S2、第i^一与门A32、第十五与门A42、第三NMOS晶体管N12、第七NMOS晶体管N22和第i^一 NMOS晶体管N32组成；第三NMOS晶体管N12的漏端与第三双稳电路S2的反节点f 12连接，第三NMOS晶体管N12的栅端与第i^一与门A32的输出端连接，第三NMOS晶体管N12的源端与地连接；第七NMOS晶体管N22的漏端与第三双稳电路S2的正节点f02连接，第七NMOS晶体管N22的栅端与第十五与门A42的输出端连接，第七NMOS晶体管N22的源端与地连接；第^^一 NMOS晶体管N32的漏端与第三双稳电路S2的正节点f02连接，第i^一 NMOS晶体管N32的栅端与非门103的输出连接，第i^一 NMOS晶体管N32的源端与地连接；第^^一与门A32的一个输入端与第三双稳电路S2的反节点f 12连接，另ー个输入端与第i^一寄存器D32的输出端rl2连接；第十五与门A42的一个输入端与第三双稳电路S2的正节点f02连接，另ー个输入端与第十五寄存器D42的输出端r22连接；所述的第四标志位由第四双稳电路S3、第十二与门A33、第十六与门A43、第四NMOS晶体管N13、第八NMOS晶体管N23和第十二 NMOS晶体管N33组成；第四NMOS晶体管N13的漏端与第四双稳电路S3的反节点f 13连接，第四NMOS晶体管N13的栅端与第十二与门A33的输出端连接，第四NMOS晶体管N13的源端与地连接；第八NMOS晶体管N23的漏端与第四双稳电路S3的正节点f03连接，第八NMOS晶体管N23的栅端与第十六与门A43的输出端连接，第八NMOS晶体管N23的源端与地连接；第十二 NMOS晶体管N33的漏端与第四双稳电路S3的正节点f03连接，第十二 NMOS晶体管N33的栅端与非门103的输出连接，第十二 NMOS晶体管N33的源端与地连接；第十二与门A33的一个输入端与第四双稳电路S3的反节点f 13连接，另ー个输入端与第十二寄存器D33的输出端rl3连接；第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种钟控异步先入先出FIFO存储器的标志电路，其特征是包括四个标志位，第一标志位、第二标志位、第二标志位和第四标志位；第一标志位、第二标志位、第二标志位和第四标志位分别与读字线控制単元和写字线控制単元电连接。2.根据权利要求I所述的ー种钟控异步先入先出FIFO存储器的标志电路，其特征是所述的第一标志位由第一双稳电路SO、第九与门A30、第十三与门A40、第一 NMOS晶体管N10、第五NMOS晶体管N20和第九NMOS晶体管N30组成；第一 NMOS晶体管NlO的漏端与第一双稳电路SO的反节点HO连接，第一 NMOS晶体管NlO的栅端与第九与门A30的输出端连接，第一 NMOS晶体管NlO的源端与地连接；第五NMOS晶体管N20的漏端与第一双稳电路SO的正节点fOO连接，第五NMOS晶体管N20的栅端与第十三与门A40的输出端连接，第五NMOS晶体管N20的源端与地连接；第九NMOS晶体管N30的漏端与第一双稳电路SO的正节点f00连接，第九NMOS晶体管N30的栅端与非门103的输出连接，第九NMOS晶体管N30的源端与地连接；第九与门A30的一个输入端与第一双稳电路SO的反节点Π0连接，另ー个输入端与是第九寄存器D30的输出端rlO连接；第十三与门A40的一个输入端与第一双稳电路SO的正节点f00连接，另ー个输入端与第十三寄存器D40的输出端r20连接。3.根据权利要求I所述的ー种钟控异步先入先出FIFO存储器的标志电路，其特征是所述的第二标志位由第二双稳电路SI、第十与门A31、第十四与门A41、第二 NMOS晶体管NI I、第六NMOS晶体管N21和第十NMOS晶体管N31组成；第二 NMOS晶体管Nll的漏端与第ニ双稳电路SI的反节点fll连接，第二 NMOS晶体管Nll的栅端与第二与门A31的输出端连接，第二 NMOS晶体管Nll的源端与地连接；第六NMOS晶体管N21的漏端与第二双稳电路SI的正节点f01连接，第六NMOS晶体管N21的栅端与第十四与门A41的输出端连接，第六NMOS晶体管N21的源端与地连接；第十NMOS晶体管N31的漏端与第二双稳电路SI的正节点f01连接，第十NMOS晶体管N31的栅端与非门103的输出连接，第十NMOS晶体管N31的源端与地连接；第十与门A31的一个输入端与第二双稳电路SI的反节点fll连接，另ー个输入端与第十寄存器D31的输出端rll连接；第十四与门A41的一个输入与第...

【专利技术属性】
技术研发人员：史江一，李志文，王勇，
申请(专利权)人：西安国能科技有限公司，
类型：实用新型
国别省市：