本发明专利技术提供一种包括时钟缓冲器电路的存储器装置。所述时钟缓冲器电路包括交叉耦合逻辑电路。所述交叉耦合逻辑电路具有至少两个逻辑门，其中所述逻辑门中的至少一者的输出耦合到所述逻辑门中的至少一者的输入。所述交叉耦合逻辑电路耦合到用于接受时钟信号的输入。所述存储器装置还包括时钟驱动器，其可操作以从所述交叉耦合逻辑电路的所述输出产生时钟信号。从所述时钟信号到所述交叉耦合逻辑电路的反馈环路控制所述交叉耦合逻辑电路。包括三态反相器的缓冲器电路耦合到所述时钟信号，以维持所述时钟信号同时避免与时钟产生器的争用。所述存储器装置由芯片选择信号启用。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及集成电路(IC)。更明确地说，本专利技术涉及存储器装置，且再明确 地说，涉及存储器装置中的时钟缓冲。
技术介绍
通常可将存储器装置或存储器描述为可存储数据以供以后检索的硬件。时钟缓冲 器是存储器操作中的重要元件。时钟缓冲器的一个目的是从外部时钟产生用于存储器的控 制时钟。当出于读取或写入目的而存取存储器时，内部时钟信号在存储器内提供同步时 序。此内部时钟信号与可附接到存储器的电路的外部时钟分离。将完整的时钟产生器放置 在存储器内是昂贵的解决方案，且占用较大的电路面积。因此，常规存储器使用时钟缓冲器 以从外部电路的时钟产生内部存储器时钟。内部存储器时钟控制例如锁存存储器地址、位 线预充电和选择字线等事件的时序。常规时钟缓冲器接受输入时钟信号以及来自外部电路的其它信号，且在输入信号 的某些组合下，产生输出时钟(内部存储器时钟)信号。在常规时钟缓冲器中，时钟驱动器 耦合到输入时钟信号以及经延迟的时钟信号，且输出中间时钟信号。时钟驱动器通常具有 若干晶体管，所述晶体管包括PFET，其经配置以依据复位信号而上拉中间时钟信号；以及 串联的nFET，其经配置以依据时钟信号、经延迟的时钟信号以及芯片选择信号的组合而下 拉中间时钟信号。经由使用包括两个反相器的保持器电路来缓冲中间时钟信号。时钟反相 器从中间时钟信号产生输出时钟信号。对于在存储器中发现的常规时钟缓冲器电路，使晶体管元件缩小到45nm和45nm 以下、减小电源电压以促进较小的晶体管以及对较低功率消耗的需要已造成了多个问题。一个问题在于时钟产生器的下拉路径由外部时钟启用，且因同一外部时钟的硬 延迟(hard delay)而停用。需要所述延迟来确保当时钟产生器进行的下拉停用时，所述时 钟产生器的输出已经被下拉。如果延迟不够长，那么时钟产生器将发生故障，从而导致整个 时钟缓冲器电路无法输出所要的内部存储器时钟。另一问题在于先前所描述的延迟的使用。在所述延迟期间，芯片选择线必须保持 为低。芯片选择线必须保持为低的时间为保持时间，且必须比电路中所实施的时钟延迟长。 时钟延迟大约为100皮秒到1000皮秒，且通常为300皮秒。保持时间的长度还影响向存储 器锁存器的输入的设置时间。在时钟缓冲器中使用延迟电路可能引起时序违规，从而导致 存储器操作不稳定。而且，最佳延迟时间的长度根据PVT条件而不同。因此，常将延迟设定 成比在理想的条件下所需要的最小时间长。因此，时钟延迟可能是有问题的。常规设计中的第三个问题是下拉电路中使用两个nFET晶体管。使用两个nFET来 执行组合时钟信号与经延迟的时钟信号的逻辑功能。nFET是相对较大的装置，其需要增加 的电路面积，且因此减小了存储器的存储密度。另外，所述两个nFET的电容增加了外部时 钟上的负载。第四个问题在于常规时钟缓冲器电路的保持器电路中使用锁存器。时钟产生器与 保持器电路竞争，以使存储器时钟从低变为高或从高变为低。在某些工艺条件(例如，低电 源电压或低温)下，时钟产生器可能不能够改变输出时钟。常规电源电压超过一伏，且一些 电源电压现在小于一伏。在0. 8伏到0. 9伏的范围内的电源电压导致常规时钟缓冲器故障。 这种类型的故障导致不正确的输出时钟信号和存储器电路中的故障。因此，需要一种改进的时钟缓冲器。
技术实现思路
根据本专利技术的一个方面，一种存储器装置包括交叉耦合逻辑电路。所述交叉耦合 逻辑电路具有至少两个逻辑门，其中所述逻辑门中的至少一者的输出耦合到所述逻辑门中 的至少一者的输入。所述交叉耦合逻辑电路耦合到用于接受时钟信号的输入。所述存储器 装置还包括时钟驱动器，其可操作以从所述交叉耦合逻辑电路的输出产生时钟信号。从所 述时钟信号到所述交叉耦合逻辑电路的反馈环路控制所述交叉耦合逻辑电路。根据本专利技术的另一方面，一种时钟缓冲电路包括交叉耦合逻辑电路。所述交叉耦 合逻辑电路具有至少两个逻辑门，其中所述逻辑门中的至少一者的输出耦合到所述逻辑门 中的至少一者的输入。所述交叉耦合逻辑电路耦合到用于接受时钟信号的输入。所述交叉 耦合逻辑电路还包括时钟驱动器，其可操作以从所述交叉耦合逻辑电路的输出产生时钟信 号。从所述时钟信号到所述交叉耦合逻辑电路的反馈环路控制所述交叉耦合逻辑电路。根据本专利技术的又一方面，一种用于产生时钟信号的方法包括接收输入时钟信号； 从接受来自所述输入时钟信号和反馈环路的输入的交叉耦合逻辑电路产生控制信号；用所 述控制信号驱动时钟信号；以及将所述时钟信号反馈给所述反馈环路中的时钟驱动器。根据本专利技术的另一方面，一种存储器装置包括用于交叉耦合输入时钟信号且产生 输出的装置。所述存储器装置还包括用于驱动所述输出以产生时钟信号的装置。此外，存 储器装置包括用于将所述时钟信号反馈给用于交叉耦合的所述装置的装置。本专利技术已相当广泛地概述了本专利技术的特征和技术优点，以便可更好地理解以下详 细描述内容。下文将描述本专利技术的额外特征和优点。所属领域的技术人员应了解，本专利技术 可易于用作修改或设计用于进行本专利技术的相同目的的其它结构的基础。所属领域的技术人 员还应认识到，此类等效构造并不脱离如所附权利要求书中所陈述的本专利技术的教示。当结 合附图考虑时，从以下描述内容将更好地理解被认为是本专利技术的特性的新颖特征(关于其 组织和操作方法两者)以及进一步的目的和优点。然而，将清楚地理解，仅出于说明和描述 的目的而提供各图中的每一者，且无意作为对本专利技术的限制的定义。附图说明为了更完整地理解本申请案中的揭示内容，现在参考结合附图而进行的以下描 述。图1为展示常规时钟缓冲器的电路图。图2为展示特征为自复位功能性的示范性时钟缓冲器的电路图。图3为说明特征为自复位功能性的示范性时钟缓冲器的操作的时序图。图4为展示其中可有利地使用本专利技术的实施例的示范性无线通信系统的框图。具体实施例方式图1为展示常规时钟缓冲器的电路图。用于时钟缓冲的常规电路10具有包括以 下各项的输入电源电压101 (Vdd)、复位信号102 (RESET)、输入时钟信号103 (CLK)以及芯片 选择信号104(CS_N)。存储器电路10中的时钟延迟电路11包括偶数个反相器，所述反相器可经调整 以获得正确的时序(如早先所论述)。时钟驱动器12包括耦合到电源电压101和复位 信号102的pFET 121。时钟驱动器12还具有耦合到时钟信号102的nFET 122以及FET 123。nFET 123耦合到时钟延迟电路11和参考接地124。时钟驱动器12产生中间时钟信 号105(RCLK_1)。保持器电路13包括用以缓冲中间时钟信号105(RCLK_1)的两个反相器。 时钟反相器14传递输出存储器时钟信号106 (RCLK)。保持器电路13驱动中间时钟信号 105(RCLK_1)，以在中间时钟信号105(RCLK_1)原本正浮动时维持所述信号。图1中所说明的常规时钟缓冲器具有伴随的缺点，例如因使用硬延迟而产生的 问题、因三个晶体管而增加的电路面积消耗、输入时钟线上负载的增加、芯片选择信号 104(CS_N)较大、保持时间以及保持器电路13对输出时钟信号106 (RCLK)的争用。图2为展示特征为自复位功能性的示范性时钟缓冲器的电路图。电路20包括自 复位功能性，所述复位功能性使用从输本文档来自技高网...
【技术保护点】
１．一种存储器装置，其包含：交叉耦合逻辑电路，其包含至少两个逻辑门，其中所述逻辑门中的至少一者的输出耦合到所述逻辑门中的至少一者的输入，所述交叉耦合逻辑电路耦合到用于接受时钟信号的输入；时钟驱动器，其可操作以从所述交叉耦合逻辑电路的输出产生时钟信号；以及从所述时钟信号到所述交叉耦合逻辑电路的反馈环路，其用以控制所述交叉耦合逻辑电路。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：郑昌镐，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US
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