一种钟控异步先入先出FIFO存储器的读字线控制电路制造技术

本实用新型专利技术涉及一种存储器，特别是一种钟控异步先入先出FIFO存储器，用于集成电路芯片中不同时钟域间的数据缓冲。包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2；第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种存储器，特别是一种钟控异步先入先出FIFO存储器，用于集成电路芯片中不同时钟域间的数据缓冲。
技术介绍
现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接口、图像处理等方面，异步FIFO得到了广泛的应用。异步通用FIFO具有两个独立的读写时钟，其传输数据使用一个时钟域将数据值依序写入FIFO缓存，再使用另一个时钟域，按照先入先出的顺序从FIFO中读出数据值，这两个时钟域相 互独立且不相同。不管是什么类型FIF0，其关键点是产生读，写地址和空、满的标志。通常一个好的FIFO设计，其基本要求是写满而不溢出，能读空而不多读。因此，如何正确产生FIFO空、满标志，是异步FIFO设计成败的关键。设计FIFO存在着两大难点一是如何同步异步信号，消除触发器产生亚稳态的问题；二是如何正确的设计空满以及近空满等信号的产生电路。为了避免亚稳态，通常采用以下方法①对写地址/读地址采本文档来自技高网...

【技术保护点】
一种钟控异步先入先出FIFO存储器，其特征是：包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2；第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成；第五寄存器D20的输出连接至第六寄存器D21的数据输入端，第六寄存器D21的输出连接至第七寄存器D22的数据输入端，第七寄存器D22的输出连接至第八寄存器D23的数据输入端，第八寄存器D23的输出连接至第五寄存器D2...

【技术特征摘要】
1.一种钟控异步先入先出FIFO存储器，其特征是包括双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2 ;第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成；第五寄存器D20的输出连接至第六寄存器D21的数据输入端，第六寄存器D21的输出连接至第七寄存器D22的数据输入端，第七寄存器D22的输出连接至第八寄存器D23的数据输入端，第八寄存器D23的输出连接至第五寄存器D20的数据输入端；外部输入写时钟rclk经过非门102反相后和外部输入写使能ren信号经过与门A02相与生成读门控时钟信号rclk_gated。2.根据权利要求I所述的一种钟控异步先入先出FIFO存储器，其特征是读...

【专利技术属性】
技术研发人员：史江一，李志文，王勇，
申请(专利权)人：西安国能科技有限公司，
类型：实用新型
国别省市：