一种钟控异步先入先出FIFO存储器的读字线控制电路制造技术

本实用新型专利技术涉及一种存储器，特别是一种钟控异步先入先出FIFO存储器，用于集成电路芯片中不同时钟域间的数据缓冲。包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2；第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种存储器，特别是一种钟控异步先入先出FIFO存储器，用于集成电路芯片中不同时钟域间的数据缓冲。
技术介绍
现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接口、图像处理等方面，异步FIFO得到了广泛的应用。异步通用FIFO具有两个独立的读写时钟，其传输数据使用一个时钟域将数据值依序写入FIFO缓存，再使用另一个时钟域，按照先入先出的顺序从FIFO中读出数据值，这两个时钟域相 互独立且不相同。不管是什么类型FIF0，其关键点是产生读，写地址和空、满的标志。通常一个好的FIFO设计，其基本要求是写满而不溢出，能读空而不多读。因此，如何正确产生FIFO空、满标志，是异步FIFO设计成败的关键。设计FIFO存在着两大难点一是如何同步异步信号，消除触发器产生亚稳态的问题；二是如何正确的设计空满以及近空满等信号的产生电路。为了避免亚稳态，通常采用以下方法①对写地址/读地址采用格雷码。由实践可知，同步多个异步输入信号出现亚稳态的概率远远大于同步一个异步信号的概率。对多个触发器的输出所组成的写地址/读地址可以采用格雷码。由于格雷码每次只变化一位，采用格雷码可以有效地减少亚稳态的产生。②采用触发器来同步异步输入信号。空满标志的产生是FIFO的核心部分。如何正确设计此部分的逻辑，直接影响到FIFO的性能。一般做法是采用读写地址相比较来产生空满标志。当读写地址的差值等于一个预设值的时候，空/满信号被置位。这种实现方法逻辑简单，但它是减法器形成的一个比较大的组合逻辑，因而限制了 FIFO的速度。典型的异步FIFO的结构如图I所示。读地址是由读时钟触发的读地址控制模块产生，而写地址是由写时钟触发的写地址控制模块产生，要产生FIFO的空满标志，处于不同的时钟域的读写地址必须进行比较。为了降低亚稳态的风险，二进制码读写地址需转换成格雷码，这个过程由格雷码转化模块完成。转换后的读写地址格雷码在空满信号产生模块中通过触发器同步，同步后的读写地址格雷码再还原成二进制码进行比较，产生空满信号。采用上述方法实现的异步FIFO有以下缺点I. 二进制和格雷码的互相转换增加了硬件复杂度；2.在对读写地址进行比较时，常采用减法运算，这也增加了硬件复杂度，同时增加了电路的延时。
技术实现思路
本技术的目的在于避免上述技术的不足，提供一种钟控异步FIFO存储器，以降低电路的复杂度，避免使用减法运算器，提高电路的速度。为实现上述目的，本技术的技术方案是一种钟控异步先入先出FIFO存储器，包括双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2 ;第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成；第五寄存器D20的输出连接至第六寄 存器D21的数据输入端，第六寄存器D21的输出连接至第七寄存器D22的数据输入端，第七寄存器D22的输出连接至第八寄存器D23的数据输入端，第八寄存器D23的输出连接至第五寄存器D20的数据输入端；外部输入写时钟rclk经过非门102反相后和外部输入写使能ren信号经过与门A02相与生成读门控时钟信号rclk_gated。读门控时钟信号rclk_gated分别连接至第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23的时钟输入端；读使能信号ren和第五寄存器D20的输出经过第五与门A20相与后的输出连接至SRAM的读字线rwlO，读使能信号ren和第六寄存器D21的输出经过第六与门A21相与后的输出连接至SRAM的读字线rwll，读使能信号ren和第七寄存器D22的输出经过第七与门A22相与后的输出连接至SRAM的读字线rwl2，读使能信号ren和第八寄存器D23的输出经过第八与门A23相与后的输出连接至SRAM的读字线rwl3。读字线控制单元还包括一组32个寄存器DO，SRAM的读出数据线连接至这32个寄存器D0，读门控时钟信号rclk_gated连接至这32个寄存器DO的时钟输入端，这32个寄存器DO的输出即为外部输出data_out。本技术具有以下优点I.本技术由于采用钟控寄存器链来选通SRAM的读写字线，同时把SRAM的每个数据的是否有效标志直接传送给标志位单元，避免了复杂的编码转换。2.本技术由于将标志位的值存储在双稳电路中，使改变双稳电路的值仅仅依靠三个NMOS下拉晶体管，不存在多时钟域的问题，因而了避免了亚稳态问题。3.本技术由于标志位的值只需经过结构简单的组合逻辑就能产生空、满、半空和半满信号，不需要复杂的减法逻辑单元，故降低了电路复杂度，提高了电路速度。4.本技术由于采用标志位的形式，不依赖比较读写时钟域的地址信号就能产生FIFO空满及半空半满信号，避免了传统技术中地址转换成格雷码后再比较等一系列复杂的问题。本技术的结构可结合附图做进一步的详细描述。附图说明图I为传统的异步FIFO的结构图；图2为本技术深度为8的FIFO存储器的结构框图；图3为本技术深度为4的FIFO存储器的电路原理图；图4为本技术的写时序波形图；图5为本技术的读时序波形图。具体实施方式参照图2，本技术主要由双端口静态随机存储器SRAM、写字线控制单元、读字线控制单元、标志位单元、满和半满信号产生模块、空和半空信号产生模块组成。其中所述的写字线控制单元在三个外部输入写时钟信号wclk、写使能信号wen和复位信号rst_n的作用下，以轮询方式，依次选通SRAM的8根写字线wwlO, wwll, wwl2, wwl3,wwl4,wwl5,wwl6,wwl7之一，当一根写字线被选通时，外部输入端口的数据输入data_in上的数据被写入该写字线对应的存储空间，同时写字线模块将该存储空间的有效标志写入标志位单元，以指示该存储空间的数据是有效的，标志位单元将一直保持该有效标志，直到读字线控制单元将该存储空间的无效标志写入标志位单元。所述的读字线控制单元在三个外部输入读时钟信号rclk、读使能信号ren和复位信号rst_n的作用下，以轮询方式，依次选通SRAM的8根读字线rwlO, rwll, rwl2, rwl3,rwl4,rwl5,rwl6,rwl7之一，当一根读字线被选通时，该字线对应的存储空间的数据被读出至外部输出端口的数据输出data_out，同时读字线模块将该存储空间的无效标志写入标志位单元，以指示该存储空间的数据是无效的，标志位单元将一直保持该无效标志，直到写字线控制单元将该存储空间的有效标志写入标志位单元。 标志位单元将SRAM存储空间的数据有效和无效信息分别输出给满信号和半满信号产生模块以及空信号和半空信号产生模块，并由这两个模块产生外部的输出信号满信号full、半满信号half_full、空信号empty和半空本文档来自技高网...

【技术保护点】
一种钟控异步先入先出FIFO存储器，其特征是：包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2；第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成；第五寄存器D20的输出连接至第六寄存器D21的数据输入端，第六寄存器D21的输出连接至第七寄存器D22的数据输入端，第七寄存器D22的输出连接至第八寄存器D23的数据输入端，第八寄存器D23的输出连接至第五寄存器D20的数据输入端；外部输入写时钟rclk经过非门I02反相后和外部输入写使能ren信号经过与门A02相与生成读门控时钟信号rclk_gated。

【技术特征摘要】
1.一种钟控异步先入先出FIFO存储器，其特征是包括双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2 ;第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成；第五寄存器D20的输出连接至第六寄存器D21的数据输入端，第六寄存器D21的输出连接至第七寄存器D22的数据输入端，第七寄存器D22的输出连接至第八寄存器D23的数据输入端，第八寄存器D23的输出连接至第五寄存器D20的数据输入端；外部输入写时钟rclk经过非门102反相后和外部输入写使能ren信号经过与门A02相与生成读门控时钟信号rclk_gated。2.根据权利要求I所述的一种钟控异步先入先出FIFO存储器，其特征是读...

【专利技术属性】
技术研发人员：史江一，李志文，王勇，
申请(专利权)人：西安国能科技有限公司，
类型：实用新型
国别省市：