用于高性能存储器装置的时钟及控制信号产生制造方法及图纸

本发明专利技术描述用于在存储器装置中产生时钟及控制信号以实现读取及写入操作的良好性能的技术。在一种设计中，存储器装置内的时钟及控制信号产生器包括第一及第二时钟产生器、第一及第二控制信号产生器以及复位电路。所述第一时钟产生器产生用于读取及写入操作的第一时钟信号。所述第二时钟产生器产生用于写入操作的第二时钟信号。所述复位电路产生用于所述第一及第二时钟产生器的至少一个复位信号。所述复位信号可具有基于由于虚拟单元引起的负载而确定的时序。所述第一控制信号产生器基于所述第一时钟信号而产生用于读取及写入操作的控制信号。所述第二控制信号产生器基于所述第二时钟信号而产生用于写入操作的控制信号。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及电子学，且更具体地说，涉及用于在存储器装置中产生时钟及控制信号的技术。
技术介绍
存储器装置通常用于许多电子装置中，例如计算机、无线通信装置、个人数字助理 (PDA)等。存储器装置通常包括许多行及列的存储器单元。每一存储器单元可存储数据值， 其通常为二进制0或1 。为了读取给定行及给定列中的存储器单元，激活所述行的字 线，且存储器单元依据存储于存储器单元中的数据值而使所述列的位线充电或放电。读出 放大器接着检测位线上的电压且基于所检测的电压而提供逻辑值。为了写入到给定行及给 定列中的存储器单元，激活所述行的字线。数据输入驱动器接着依据待写入到存储器单元 的数据值而将所述列的位线驱动为低或高。当前存储于存储器单元中的数据值由位线上的 值盖写。 对于读取操作，读出放大器应尽早接通且接通持续最小量的时间以便实现高操作 速度及低功率消耗。可在已使位线充分充电或放电之后激活读出放大器，使得能可靠地检 测存储于存储器单元中的数据值。此充电/放电时间取决于存储器单元中的晶体管的特性 及寄生效应，所述两者可由于集成电路(IC)工艺、电源电压及温度的变化而广泛地变化。 对于写入操作，数据输入驱动器应接通持续与将数据值写入到存储器单元中所需要的一样 长的时间。写入到存储器单元所需要的时间量取决于晶体管特性及寄生效应。 因此，在此项技术中需要用以产生用于读取及写入操作的时钟及控制信号以使得 可在存在IC工艺、电压及温度(PVT)变化的情况下实现高操作速度的技术。
技术实现思路
本文描述用于在存储器装置中产生时钟及控制信号以实现读取及写入操作的良 好性能的技术。在一种设计中，存储器装置包括存储器阵列、时钟及控制信号产生器及其它 电路块。所述存储器阵列包括用于存储数据的存储器单元及用以模仿存储器单元的某些特 性(例如，负载)的虚拟单元。所述时钟及控制信号产生器产生用于将数据写入到存储器 单元以及从存储器单元读取数据的时钟及控制信号。 在一种设计中，时钟及控制信号产生器包括第一及第二时钟产生器、第一及第二 控制信号产生器以及复位电路。第一时钟产生器产生用于读取及写入操作的第一时钟信 号。第二时钟产生器产生用于写入操作的第二时钟信号且可针对读取操作而被停用。可产 生具有相等延迟的第一及第二时钟信号以实现对存储器装置的高速读取及写入。复位电路 产生用于第一及第二时钟产生器的至少一个复位信号。复位信号可具有基于一列虚拟单元 的位线及/或一行虚拟单元的字线上的负载而确定的时序。复位信号还可具有用于读取及 写入操作的不同延迟以实现用于读取与写入操作两者的良好时序容限。 第一控制信号产生器基于第一时钟信号而产生用于读取及写入操作的字线控制时钟(RCLK)信号及地址锁存器启用(ALE)信号以及用于读取操作的读出放大器启用(SEN) 信号。第二控制信号产生器基于第二时钟信号而产生用于写入操作的数据输入驱动器时钟 (WCLK)信号及数据锁存器启用(DLE)信号。可分别基于第一及第二时钟信号而产生具有相 等延迟的RCLK及WCLK信号。(例如)在不使用单触发电路的情况下，可产生具有相等延 迟及可能相等脉冲宽度的ALE及DLE信号。可基于第一时钟信号及用于第一时钟产生器的 复位信号而产生ALE信号。可基于第二时钟信号及用于第二时钟产生器的复位信号而产生 DLE信号。 下文进一步详细描述本专利技术的各种方面及特征。 附图说明 图1展示存储器装置的框图。 图2展示图1中的存储器装置内的存储器阵列、时钟及控制信号产生器及输入/ 输出(I/O)电路的示意图。 图3展示具有两个时钟产生器及两个控制信号产生器的时钟及控制信号产生器 的示意图。 图4展示图3中的一个时钟产生器的时序图。 图5展示用于读取及写入操作的各种控制信号。 图6展示具有一个时钟产生器及两个控制信号产生器的另一时钟及控制信号产 生器的示意图。 图7展示具有可配置的驱动强度的驱动器的示意图。 图8展示可编程延迟电路的示意图。 图9展示用于产生时钟及控制信号的过程。 图10展示无线通信装置的框图。具体实施例方式本文描述具有良好读取及写入性能的存储器装置。所述存储器装置可用于随机存 取存储器(RAM)、静态RAM (SRAM)、动态RAM (DRAM)、同步DRAM (SDRAM)、视频RAM (VRAM)、同步 图形RAM(SGRAM)、只读存储器(ROM)、快闪存储器等。存储器装置可为独立装置或可嵌入在 其它装置(例如，处理器)内。 图1展示具有良好读取及写入性能的存储器装置100的设计的框图。存储器装置 IOO包括地址锁存器110、地址解码器及字线驱动器120、存储器阵列150、时钟及控制信号 产生器160及I/O电路170。 存储器阵列150包括M行及N列存储器单元152且进一步包括一行及一列虚拟单 元154。 一般来说，M及N可各自为任何值。存储器单元为可存储数据值且可用各种电路设 计来实施的电路。虚拟单元为可存储已知值且/或以特定方式连接以实现所要负载效应的 电路。虚拟单元可用与存储器单元相同或类似的电路设计来实施。经由M个字线WL1到WLM 选择所述M行存储器单元。所述行虚拟单元耦合到虚拟字线DWL。所述N列存储器单元耦 合到N个差分位线BL1及BLlb到BLN及BLNb。所述列虚拟单元耦合到自定时位线STBL。 地址锁存器110接收待被存取的存储器单元或存储器单元块的地址且锁存所述地址。地址解码器120接收所锁存的地址且可基于所接收的地址而产生行地址。地址解码 器120可接着对行地址执行预解码且提供经预解码的信号，所述信号指示用以激活或断言 的特定字线。字线驱动器120接收经预解码的信号且驱动由经预解码的信号指示的特定字 线，使得可存取所要行的存储器单元。 I/O电路170包括用于从存储器单元读取数据以及将数据写入到存储器单元的各种电路。举例来说，1/0电路170包括用于每一差分位线的读出放大器及数据输出缓冲器以用于从耦合到所述位线的存储器单元读取数据。I/O电路170进一步包括用于每一差分位线的数据锁存器及数据输入驱动器以用于将数据写入到耦合到所述位线的存储器单元。 时钟及控制信号产生器160接收外部时钟信号CLK且还耦合到自定时位线STBL及虚拟字线DWL。产生器160产生用以控制存储器装置100的操作的时钟及控制信号，例如用于读取及写入操作的时钟及控制信号。如下文所描述，时钟及控制信号具有由所述列及行虚拟单元确定的时序。产生器160可产生以下时钟及控制信号 RCLK-用于读取及写入操作的字线控制的内部时钟， ALE-用于读取及写入操作的地址锁存器启用信号， SEN-仅用于读取操作的读出放大器启用信号， Precharge-用于读取及写入操作的位线预充电信号， DLE-仅用于写入操作的数据锁存器启用信号，及 WCLK-仅用于写入操作的数据输入驱动器时钟。 下文进一步详细描述图1中的时钟及控制信号及一些电路块。 图2展示图1中的存储器阵列150及I/O电路170的设计的示意图。为了清楚起见，在图2中仅展示存储器阵列150中的一个存储器单元152及一个虚拟单元154。此外，在图2中仅展示虚拟字线DWL，但未展示耦合到此本文档来自技高网...

【技术保护点】
一种集成电路，其包含：第一时钟产生器，其经配置以产生用于读取及写入操作的第一时钟信号；以及第二时钟产生器，其经配置以产生用于写入操作的第二时钟信号。

【技术特征摘要】
【国外来华专利技术】US 2007-5-31 11/756,017一种集成电路，其包含第一时钟产生器，其经配置以产生用于读取及写入操作的第一时钟信号；以及第二时钟产生器，其经配置以产生用于写入操作的第二时钟信号。2. 根据权利要求1所述的集成电路，其中所述第一时钟产生器包含第一电路，其经配置以基于外部时钟信号而产生所述第一时钟信号上的前沿且基于复 位信号而产生所述第一时钟信号上的后沿。3. 根据权利要求2所述的集成电路，其中所述第一时钟产生器进一步包含 第二电路，其经配置以在由所述外部时钟信号触发的所述前沿与由所述复位信号触发的所述后沿之间维持所述第一时钟信号的逻辑电平。4. 根据权利要求1所述的集成电路，其中所述第二时钟产生器针对读取操作而被停用。5. 根据权利要求1所述的集成电路，其中所述第一及第二时钟产生器经配置以产生具有相等延迟的所述第一及第二时钟信号。6. 根据权利要求1所述的集成电路，其进一步包含第一控制信号产生器，其经配置以接收所述第一时钟信号且产生用于读取及写入操作的字线控制时钟(RCLK)信号及地址锁存器启用(ALE)信号。7. 根据权利要求6所述的集成电路，其中所述第一控制信号产生器经配置以基于所述 第一时钟信号及用于所述第一时钟产生器的复位信号而产生所述ALE信号。8. 根据权利要求6所述的集成电路，其中所述第一控制信号产生器经配置以进一步产 生用于读取操作的读出放大器启用(SEN)信号。9. 根据权利要求6所述的集成电路，其进一步包含第二控制信号产生器，其经配置以接收所述第二时钟信号且产生用于写入操作的数据 输入驱动器时钟(WCLK)信号及数据锁存器启用(DLE)信号。10. 根据权利要求9所述的集成电路，其中所述第二控制信号产生器经配置以基于所 述第二时钟信号及用于所述第二时钟产生器的复位信号而产生所述DLE信号。11. 根据权利要求9所述的集成电路，其中所述第一及第二控制信号产生器经配置以 产生具有相等延迟的所述RCLK信号及所述WCLK信号。12. 根据权利要求9所述的集成电路，其中所述第一及第二控制信号产生器经配置以 产生具有相等延迟的所述ALE信号及所述DLE信号。13. 根据权利要求1所述的集成电路，其进一步包含复位电路，其经配置以产生用于所述第一及第二时钟产生器的至少一个复位信号。14. 根据权利要求13所述的集成电路，其进一步包含包含存储器单元及虚拟单元的存储器阵列，且其中所述复位电路产生所述至少一个复 位信号，所述复位信号具有基于所述存储器阵列中的一列虚拟单元的位线上的负载而确定 的时序。15. 根据权利要求14所述的集成电路，其中所述复位电路产生所述至少一个复位信 号，所述复位信号具有进一步基于所述存储器阵列中的一行虚拟单元的字线上的负载而确 定的时序。16. 根据权利要求13所述的集成电路，其中所述复位电路产生所述至少一个复位信号，所述复位信号具有用于读取操作的第一延迟及用于写入操作的第二延迟。17. 根据权利要求13所述的集成电路，其中所述复位电路包含驱动器，其具有可配置的驱动强度以获得所述至少一个复位信号的用于读取及写入操 作的不同延迟。18. 根据权利要求13所述的集成电路，其中所述复位电路包含 延迟单元，其经配置以为...

【专利技术属性】
技术研发人员：陈志勤，郑昌镐，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]