公开了用于选择DRAM中的字线驱动器的NOR结构。分别在低、中和高范围解码的地址的补码用于选择最终字线驱动器。字线驱动器的输出处于相对于地为负的电位用于取消字线的选择以及比电源电位更大的正电位用于选择字线。（*该技术在2021年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术涉及动态随机存取存储器(DRAM)领域并且特别涉及这些存储器中的字线驱动器。
技术介绍
已经认识到在活动的DRAM循环期间的升压电位能够增强读取和写入多年了。见US 专利 4247917 ；4087704 ；以及 4584672。DRAM中由于各种原因而电平移动イ目号也是已知的。电平移动的范例不于US专利4460257 中。附图说明图IA是DRAM中的单个单元的示意图；图IB是用于字线驱动器信号的波形，如所看到的，此信号上升到Vcc以上并下降到Vss以下；图2是示例字线驱动器的分组和用于选择字线驱动器的解码器的图示；图3A是扇区电平选择电路的电示意图；图3B是用于采用较低范围的解码地址信号的选择电路之ー的电示意图；图3C是用于图3B中所示的电平移动器的电示意图；图4A是用于预解码电路和两个关联的电平移动器的电不意图；图4B是字线驱动器的电示意图；图5是用于描述图3A-4B的电路的操作的时序图。具体实施方式公开了用于动态随机存取存储器(DRAM)的字线(WL)驱动器和WL选择电路。在以下描述中，提出了诸如字线和字线驱动器的具体数目的许多具体细节，以提供对本技术的全面的理解。可以没有这些具体细节来实施本技术对本领域技术人员来说是明显的。在其它实例中，不详细描述公知的电路以避免不必要地使本技术模糊。使用互补金属氧化物(CMOS)技术作为使用已知处理技术的单个集成电路来制造以下描述的DRAM。字线驱动器信号一个实施例中描述的DRAM根据相对于地(Vss)的单个电位Vcc (例如I伏)操作。如将看到的，WL上的驱动信号从比Vcc高的正电位(例如I. 5伏)延伸至相对于Vss的负电位(例如O. 25伏)。存在用于生成较高正电位和较低负电位的片上电荷泵电路。从而，仅单个电位施加于存储器，并且其上制造电路的基底保持在Vss。參照图1A，示出了具有电容器14的单个DRAM単元，该电容器14的ー个端子耦合到地，且另ー个端子耦合到η沟道晶体管10。晶体管10选择性地将电容器14耦合到位线12。WL信号的波形示于图IB中。其从相对于Vss的负电位(VssWL)至比Vcc高的正电位(VccffL)延伸。VssWL减小通过晶体管10的泄漏并且因此增大电容器14上的电荷的保持时间(retention time)。更大的VccWL电位确保晶体管10两端没有阈值下降,并且从而在写入期间，电容器14能够被充电至满Vcc电位。没有保护电路，则以CMOS电路中使用的普通晶体管切換和传输较高的正电压会増大泄漏以及故障率。如所看到的，较高电压保护包括在以下描述的电路中。图2的结构在描述的实施例中，存在128根WL，其中WL驱动器以四个驱动器的组组织，如图2中所示。例如组20提供用于WL 124-127的驱动器信号。每个驱动器的输出提供图IB中所示的波形。在图2的结构中，由施加至存储器的七个地址位选择WL。这七个地址位分成两个 较高范围地址位、三个中间范围地址位、以及两个低范围地址位。图2中，这些未解码的地址位示为耦合到三个解码器15。解码后，两个高范围地址位的补码(complement)产生框22中所示的如addrhb〈3:0>的四个解码的地址位；解码后，中间范围地址位的补码在框22中示为addrmb〈7:0>,并且最后,解码的较低范围地址位在框22中示为predeclo〈3:0>。从而，总而言之，存在四个解码的较高范围地址信号，八个中间范围解码的地址信号以及四个较低水平的解码的地址信号。这些信号容许选择128根WL(4X8X4 = 128)之一。图2示例存储器的子阵列中的WL。整个DRAM具有形成内存库的多个子阵列和多个内存库(bank)。存在对图2的结构发生的第一选择电平，其中电路24(图3A中详细示出)激活(唤醒)四个选择电路29 (图3B中详细示出)。此外，电路24的输出部分地唤醒诸如预解码器26和28的预解码器和WL驱动器。电路24减小正电荷泵上的负载，因为一次仅激活存储器的一部分。特别是，电路24激活预解码器、选择电路以及与用于电路24的子阵列信号关联的WL驱动器。如将看到的，当讨论图3A吋，电路24接收子阵列选择信号、WL致能信号、以及比Vcc更大的电位(VccWL)。诸如解码器26和28的每个预解码器接收高和中范围地址的解码的地址位的补码之一。对于示例的实施例，存在这些解码的地址位的32种组合，并且从而存在32个预解码器，每ー个预解码器选择四个WL驱动器的组。例如，预解码器26选择用于WL 0-3的WL驱动器，且预解码器28预选择用于WL 4-7的WL驱动器。解码器24接收解码的地址信号addrhb〈0>和addrmb〈0>并且预解码器28接收解码的地址信号addrhb〈0>和addrmb〈l>。通过线30上的信号进行从由ー个预解码器选择的组选择单个WL驱动器。每个电路29提供耦合到每个WL驱动器的三个选择信号。如结合图3B更详细地看到的，这些信号中的两个基于解码的较低地址位，并且从由ー个预解码器选择的WL驱动器的组选择单一一个WL驱动器。来自电路29的另一信号(vccwlgrp)激活或唤醒32个WL驱动器，32个WL驱动器之一提供WL驱动信号。图3A的选择电路图3A的电路接收线32上的VccWL电位并选择性地在线50上提供此信号作为其输出(secvccwl)。当WL致能信号和子阵列选择信号均为高吋，NAND门47的输出为低。节点48通过晶体管46耦合到NAND门47的输出端，晶体管46总是开通的，因为其栅极耦合到Vcc。P沟道晶体管34和36的栅极耦合到节点48，并且从而这些晶体管在NAND门47的输出为低时均开通。此外，当节点48为低吋，P沟道晶体管38导通。此晶体管的漏极连接至P沟道晶体管44的栅极并且因此当NAND门47的输出为低吋，晶体管44不导通。此时，η沟道晶体管42不导通。应当注意，当选择图3Α的电路时,secvccwl信号被拖拉至VccWL,并且如将看到的，线50上的电位由预解码器以及选择电路29使用。当不选择子阵列或当不选择wel吋，NAND门47的输出为高，且节点48也为高。当这发生吋，晶体管34和36关闭，如晶体管38那样。现在，晶体管42导通，并且因为晶体管40总开通，所以晶体管44的栅极下降至地。通过晶体管44和46的路径使线50上的电位下降至VccWL以下。这里，晶体管44将晶体管34的漏极和栅极连接到一起，有效地提供降低secvccwl信号的ニ极管。晶体管40和46分别对晶体管42和门47提供防止较高电压VccWL的保护。当选择图3A的电路吋，晶体管42关闭，并且要不是晶体管40的话，VccWL的较高电位将在晶体管的漏极上。此时，晶体管40开通，因为其栅极耦合到Vcc。其提供阈值电压下降，使得晶 体管42不受到VccWL电位的影响。类似地，当取消对图3A的电路的选择时，要不是晶体管46的话，门47的输出将暴露于VccWL的较高电位。晶体管46两端的阈值电压下降因此减小了门47上的压カ(stress)。图3B的选择电路存在用于图2的结构中的诸如图3B中所示的电路的四个电路。每ー个接收解码的较低范围地址位之一并在线70本文档来自技高网...
【技术保护点】
【技术特征摘要】
2010.12.22 US 12/928,9891.ー种DRAM，其特征在于，包括 多个字线驱动器； 多个解码器，均用于从多个字线驱动器的组选择所述字线驱动器的组，所述第一解码器接收第一和第二范围的存储器地址中的解码的地址信号，并提供第一和第二选择信号；以及 多个第一选择电路，用于接收第三不同范围的存储器地址中的解码的地址信号，所述选择电路均提供耦合到字线驱动器的所述组的所述字线驱动器的多个第三和第四选择信号，使得对所述第一、第二和第三范围的地址中的每个唯一解码的地址选择单个字线驱动器。2.如权利要求I所述的DRAM，其特征在于，其中，所述解码器采用NOR逻辑，并且其中，当选择字线驱动器的组时，所述第一和第二选择信号处于低状态。3.如权利要求I所述的DRAM，其特征在于，其中，所述第三和第四选择信号处于低状态，以选择所述单个字线驱动器。4.如权利要求I所述的DRAM，其特征在于，其中，所述字线驱动器采用NOR逻辑，用于所述单个字线驱动器的选择。5.如权利要求I所述的DRAM，其特征在于，其中，在所述第一和第二范围中的所述解码的地址信号是互补信号。6.如权利要求I所述的DRAM，其特征在于，其中，所述DRAM根据相对于地(Vss)的单个正电源Vcc操作，并且其中，取消选择的字线驱动器提供相对于Vss的负输出信号。7.如权利要求6所述的DRAM，其特征在于，其中，所选择的字线驱动器提供比Vcc更大的输出信号。8.如权利要求7所述的DRAM，其特征在于，其中，所述多个解码器、字线驱动器、和选择电路形成存储器中的扇区，并且包括用于提供扇区选择信号给所述第一选择电路的第二选择电路。9.如权利要求8所述的DRAM，其特征在于，其中，所述扇区选择信号也耦合到所述解码器。10.如权利要求9所述的DRAM，其特征在...
【专利技术属性】
技术研发人员：S·高希，D·索马谢卡尔，B·萨利尼瓦森，F·哈姆扎奥卢，
申请(专利权)人：英特尔公司，
类型：实用新型
国别省市：
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