本发明专利技术公开了一种电熔丝放大器，包括：一电流放大器，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管和一参考电阻，第二电路单元包括相串联的至少一对晶体管和一电熔丝；一放大电路，包括第一晶体管单元和第二晶体管单元，通过第一晶体管单元或第二晶体管单元来对电流放大器输出的控制信号进行放大，并在第一晶体管单元和第二晶体管单元连接的节点提供一中间信号；一缓冲器，对中间信号进行处理，以输出一判读信号。本发明专利技术可对电熔丝被烧写或未烧写和参考电阻的阻值差别进行放大，之后输出到放大电路进行进一步放大，并通过缓冲器输出判断信号“1”或“0”，来区分电熔丝efuse被烧写或未烧写状态。
【技术实现步骤摘要】
本专利技术涉及集成电路设计领域，具体涉及一种电熔丝感应放大器。
技术介绍
现有技术一般是利用参考电阻与efUSe(电熔丝)烧写之前和烧写之后阻值的不同，产生一对差分电压，然后经过latch-type (锁存型)器的放大，输出I或者0，代表efuse被烧写或者没有被烧写，具体可参照图1所示。随着工艺的不断推进，器件的关键尺寸越来越小，器件受到工艺的变化也越来越大，利用参考电阻与efuse烧写之前和烧写之后阻值的不同产生的差分电压差值变得很小，在最差情况下，很难满足latch-type放大器的灵敏度的要求，从而导致不能给出正确的efuse的状态。因此，有必要开发出一种对工艺偏差不敏感的电熔丝感应放大器(efuse senseamplifier)。
技术实现思路
本专利技术提供了一种电熔丝感应放大器，其中，包括:一电流放大器，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管(P1，N1)和一参考电阻(100R)，第二电路单元包括相串联的至少一对晶体管(P2，N2)和一电熔丝(100E)，且第二电路单元的其中一对晶体管(P2，N2)连接的节点提供一控制信号；一放大电路，包括第一晶体管单元(Pl，Pnl)和第二晶体管单元(Nll，Nnll)，通过所述第一晶体管单元(Pl，PnD或第二晶体管单元来对所述控制信号进行放大，并在第一晶体管单元(Pl，Pnl)和第二晶体管单元(Nll，Nnll)连接的节点提供一中间信号；一缓冲器，对所述中间信号进行处理，以输出一判断信号，根据所述判断信号来得出电熔丝的烧写或未烧写状态。上述的电熔丝感应放大器，其中，所述第一电路单元中的一对晶体管包括一 PMOS晶体管(Pl)和一 NMOS晶体管(NI)；其中，PMOS晶体管(Pl)的源极端连接到电源电压(VDD)，且该PMOS晶体管(Pl)的控制端与漏极端相连。 上述的电熔丝感应放大器，其中，所述第二电路单元中的一对晶体管包括一 PMOS晶体管(P2)和一 NMOS晶体管(N2)；其中，PMOS晶体管(P2)的源极端连接到电源电压(VDD)。上述的电熔丝感应放大器，其中，所述第一电路单元中一 PMOS晶体管(Pl)的控制端与第二电路单元中一 PMOS晶体管(P2)的控制端相连。上述的电熔丝感应放大器，其中，一输入信号(RL)同时连接到第一电路单元和第二电路单元中的一 NMOS晶体管(NI，N2)的控制端。上述的电熔丝感应放大器，其中，参考电阻和电熔丝的一端均接地。上述的电熔丝感应放大器，其中，所述第一晶体管单元包括若干串联的PMOS晶体管(PlLPnl)；所述第二晶体管单元包括若干串联的NMOS晶体管(Nll，Nnl)；所述控制信号连接到第一晶体管单元中各个PMOS晶体管的控制端，以及连接到第二晶体管单元中各个NMOS晶体管的控制端。上述的电熔丝感应放大器，其中，所述第一晶体管单元中的其中一 PMOS晶体管(Pll)的源极端连接一电源电压(VDD)，第二晶体管单元中的其中一 NMOS晶体管(Nnl)的源极端接地；所述第一晶体管单元中的其中一 PMOS晶体管(Pnl)的漏极端连接到所述第二晶体管单元中的其中一 NMOS晶体管(Nll)的漏极端。上述的电熔丝感应放大器，其中，所述缓冲器包括若干串联的反相器。上述的电熔丝感应放大器，其中，所述缓冲器中包括3个反相器。本专利技术可对efuse被烧写或未烧写和ref参考电阻的阻值差别进行放大，并输出到放大电路进行进一步放大，并通过缓冲器输出判断信号“ I”或“0”，来区分efuse被烧写或未烧写状态。【附图说明】通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本专利技术的主旨。图1为一种latch-type放大器的示意图。图2为本专利技术所提供的电熔丝感应放大器的电路示意图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本专利技术的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。本专利技术提供了一种电熔丝感应放大器，参照图2所示，包括:一电流放大器100，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管P1、NI，和一串联的参考电阻100R ;第二电路单元包括相串联的至少一对晶体管P2、N2，和一串联的电熔丝10E，且第二电路单元中的一对晶体管P2、N2连接的节点提供一控制信号；一放大电路200，包括第一晶体管单元和第二晶体管单元，通过第一晶体管单元或第二晶体管单元来对控制信号进行放大，并在第一晶体管单元和第二晶体管单元连接的节点提供一中间信号；一缓冲器300，作为输出的缓冲级，对中间信号进行处理，以输出一判断信号，根据判断信号来得出电熔丝的烧写或未烧写状态。可选但非限制，第一电路单元中的一对晶体管包括一 PMOS晶体管Pl和一 NMOS晶体管NI ；其中，PMOS晶体管Pl的源极端连接到高电平信号的电源电压VDD，且该PMOS晶体管Pl的控制端与漏极端相连。可选但非限制，第二电路单元中的一对晶体管包括一 PMOS晶体管P2和一 NMOS晶体管N2 ；其中，PMOS晶体管P2的源极端连接到高电平信号的电源电压VDD。可选但非限制，第一电路单元中连接电源电压VDD的PMOS晶体管Pl的控制端与第二电路单元中连接电源电压VDD的PMOS晶体管P2的控制端相连，构成一组电流镜。可选但非限制，一输入信号RL同时连接到第一电路单元和第二电路单元中的一NMOS晶体管NI和N2的控制端。可选但非限制，参考电阻和电熔丝的一端均连接低电平信号VSS。可选但非限制，第一晶体管单元包括若干串联的PMOS晶体管，例如可为一 PMOS晶体管对，包括PMOS晶体管Pll和Pnl ;第二晶体管单元包括若干串联的NMOS晶体管，例如可为一 NMOS晶体管对，包括NMOS 晶体管 NI I，Nnl ;电流放大器输出的控制信号连接到第一晶体管单元中各个PMOS晶体管Pll和Pnl的控制端，以及连接到第二晶体管单元中各个NMOS晶体管Nll和Nnl的的控制端，以实现控制第一晶体管单元或第二晶体管单元开启或关闭。可选但非限制，第一晶体管单元的其中一 PMOS晶体管Pnl的漏极端连接到第二晶体管单元中的其中一 NMOS晶体管Nll的漏极端；在第一晶体管单元中和第二晶体管单元中除了两个漏极端相连的晶体管Pnl和晶体管N11，在第一晶体管单元中，其中一 PMOS晶体管Pll的源极端连接一高电平信号的电源电压VDD;在第二晶体管单元中，其中一 NMOS晶体管(Nnl)的源极端连接低电平信号VSSo可选但非限制，上述的缓冲器包括若干串联的反相器。在一些优可选的实施例中，缓冲器的数量为奇数个(例如1，3，5等等)，例如可选用3个反相器组成缓冲器为最佳。实施例一下面就本文档来自技高网...
【技术保护点】
一种电熔丝感应放大器，其特征在于，包括：一电流放大器，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管(P1，N1)和一参考电阻(100R)，第二电路单元包括相串联的至少一对晶体管(P2，N2)和一电熔丝(100E)，且第二电路单元的其中一对晶体管(P2，N2)连接的节点提供一控制信号；一放大电路，包括第一晶体管单元和第二晶体管单元，通过所述第一晶体管单元或第二晶体管单元来对所述控制信号进行放大，并在第一晶体管单元和第二晶体管单元连接的节点提供一中间信号；一缓冲器，对所述中间信号进行处理，以输出一判断信号，根据所述判断信号来得出电熔丝的烧写或未烧写状态。
【技术特征摘要】
【专利技术属性】
技术研发人员：何洪楷，谢金纯，朱敏，陈振家，韩春法，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42
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