电熔丝位单元及其读、写方法和电熔丝阵列技术

一种电熔丝位单元及其读、写方法和电熔丝阵列，所述电熔丝位单元包括：数据锁存器、选择控制器、第一和第二二极管和传输单元；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻。所述电熔丝阵列包括：至少两条行线和至少两条列线，采用所述电熔丝位单元所配置而成的阵列，每一所述电熔丝位单元对应行线和列线形成的一个节点；多个行选择器，每一个所述行选择器连接所述多个行线中的一个；多个列选择器，每一个所述列选择器连接所述多个列线中的一个。本发明专利技术实施例电熔丝位单元对所述熔丝锁存数据的读取可同步于芯片的系统时钟，提高系统开机时间，并提高了所述芯片的集成度；还进一步提高了电路的抗干扰性。

Electric fuse bit unit and its reading and writing method and electric fuse array

An electric fuse unit and method of reading and writing and the electric fuse array, the electric fuse unit includes: a data latch, select the controller, the first and second diodes and transmission unit; the data latch is arranged in the first branch and the resistance of the fuse is arranged on the second branch. The electric fuse array includes at least two lines and at least two lines, using the electric fuse array unit is configured, a node of each of the electrical fuse unit corresponding to row and column lines formed; a plurality of rows selector, each of the row selector. Connect the plurality of lines in a plurality of columns; selector selector connected to the plurality of column lines in a column of each of the. The embodiment of the invention system clock electric fuse unit lock on the read data stored in the chip fuse can be synchronized, improve the system boot time, and improve the chip integration; further improve the anti-interference performance of the circuit.

【技术实现步骤摘要】

本专利技术涉及半导体电路设计技术，特别涉及一种电熔丝位单元及其读、写方法和电熔丝阵列。
技术介绍
电熔丝(Efuse)是一种一次性编程器件(OneTimeProgram，简称OTP)，可对其烧写以存储数据。SRAM(StaticRandomAccessMemory，静态随机存取存储器)是最常用的存储器之一，采用静态存储方式，以双稳态数据锁存器电路作为存储单元；SRAM的特点是读写速度快，无需配合内存刷新电路可提高工作效率，但集成度低，掉电不能保存数据。包括电熔丝IP核(IntellectualPropertyCore，全称为知识产权核)和SRAMIP核的集成芯片在首次上电时，所述SRAMIP核需对所述电熔丝IP核所存储的备份数据进行读取，读取数据占用的时间一般被称作所述芯片的系统开机时间。所述芯片作为存储器件被广泛应用于如手机、笔记本电脑等，当所述手机、笔记本电脑开机时，所述芯片读取其存储的备份数据；因此，所述芯片的系统开机时间将直接影响所述手机、笔记本电脑等的开机时间，直接影响用户体验。所述芯片中的电熔丝IP核包括若干电熔丝单元电路。现有技术中的电熔丝单元电路结构如图1所示，所述电熔丝单元通常包熔丝Fuse1和NMOS晶体管M11，熔丝Fuse1连接于NMOS晶体管M11的漏极；由于熔丝Fuse1的烧写电流较大，所以NMOS晶体管M11具有较大的尺寸，导致其漏栅负载较大，充放电速度较慢，因此NMOS晶体管M11具有较慢的开关速度，使其无法同步于系统时钟，导致以上所述的系统开机时间较长。所述芯片中的SRAMIP核包括若干SRAM单元电路。现有技术中的SRAM主流结构包括6个晶体管，简称6TSRAM。6TSRAM的电路结构如图2所示，包括晶体管M21至M26，其中，晶体管M21至M24组成双稳态数据锁存器，包括两个分支和对应的两个锁存点，适于锁存6TSRAM所要锁存的数据；其中，晶体管M21与晶体管M23一般采用PMOS晶体管，且源极均连接于电源，晶体管M22与晶体管M24一般采用NMOS晶体管，且源极均连接于地。晶体管M25与晶体管M26是传输管，信号WL输入至晶体管M25与晶体管M26的栅极，适于控制晶体管M25与晶体管M26导通或闭合，信号BL与\\BL作为所述6TSRAM的输出信号。因此，包括电熔丝IP核和SRAMIP核的集成芯片首次上电时，由于SRAMIP核对电熔丝IP核所存储数据的读取无法同步于系统时钟，因此具有较长的开机时间；并且由于所述芯片包含的MOS晶体管尺寸较大，导致所述电熔丝IP核的面积较大。
技术实现思路
本专利技术解决的技术问题是现有技术中包括电熔丝IP核和SRAMIP核的集成芯片首次上电时，由于SRAMIP核对电熔丝IP核所存储数据的读取无法同步于系统时钟，因此具有较长的开机时间；并且由于所包含的MOS晶体管尺寸较大而导致所述电熔丝IP核的面积较大；并且现有技术的6TSRAM单元容易受到直流噪声的影响，抗干扰性较差。为解决上述技术问题，本专利技术实施例提供一种电熔丝位单元，包括：数据锁存器，适于锁存电熔丝位单元数据；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻；所述熔丝两端分别作为第一锁存点和第二锁存点，所述电阻两端分别作为第三锁存点和第四锁存点；所述第二锁存点连接所述第二分支，所述第四锁存点连接所述第一分支；选择控制器，连接于所述数据锁存器和电源之间，能受控导通或断开，适于控制所述数据锁存器的第一分支的一端和第二分支的一端与电源是否连通；所述数据锁存器第一分支的另一端和第二分支的另一端接地；第一二极管和第二二极管；所述第一二极管的正极适于输入写数据信号，负极连接所述第一锁存点；所述第二二极管的正极连接所述第二锁存点；或所述第二二极管的正极适于输入所述写数据信号，负极连接所述第二锁存点；所述第一二极管的正极连接所述第一锁存点；传输单元，连接所述第四锁存点，受控于字线信号导通或断开，适于对外传输所述电熔丝位单元数据并输出位线信号。可选的，所述电阻取值于所述熔丝未被烧写的阻值至所述熔丝被烧写的阻值的范围内。可选的，所述第一锁存点和第二锁存点锁存数据相同，所述第三锁存点和第四锁存点之间锁存数据相同；所述第一锁存点和所述第三锁存点锁存数据相反。可选的，所述数据锁存器包括：第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管和第二NMOS晶体管；所述第一分支包括第一PMOS晶体管和第一NMOS晶体管；所述第二分支包括第二PMOS晶体管和第二NMOS晶体管；所述第一PMOS晶体管的漏极连接所述第一锁存点，所述第一NMOS晶体管的漏极连接所述第二锁存点，所述第二PMOS晶体管的漏极连接所述第三锁存点，所述第二NMOS晶体管的漏极连接所述第四锁存点；所述第一PMOS晶体管和所述第二PMOS晶体管的源极相连，并连接所述选择控制器；所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连并接地；所述第一PMOS晶体管和所述第一NMOS晶体管的栅极相连并连接所述第四锁存点，所述第二PMOS晶体管和第二NMOS晶体管的栅极相连并连接所述第二锁存点。可选的，所述传输单元包括第一传输管和第二传输管；所述第一传输管连接于所述第四锁存点和第二传输管之间；所述第二传输管受控于所述字线信号导通或断开，适于传输所述电熔丝位单元数据并输出位线信号。可选的，所述第一传输管是第三NMOS晶体管；所述第三NMOS晶体管的栅极连接所述第四锁存点，源极接地，漏极连接所述第二传输管。可选的，所述第二传输管是第四NMOS晶体管；所述第四NMOS晶体管的漏极连接所述第一传输管，栅极适于输入所述字线信号，源极输出所述位线信号。为解决上述技术问题，本专利技术实施例还提供一种如以上所述的电熔丝位单元的读方法，包括：导通所述选择控制器，控制所述数据锁存器的所述第一分支和所述第二分支与电源连通；控制所述传输单元导通，传输所述电熔丝位单元数据至所述传输单元，并输出位线信号。可选的，导通所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源连通；设置所述字线信号为高，导通所述第二传输管；若所述第二锁存点锁存数据为低，则所述第四锁存点锁存数据为高，导通所述第一传输管，所述位线信号读取数据为低；若所述第二锁存点锁存数据为高，则所述第四锁存点锁存数据为低，断开所述第一传输管，所述位线信号读取数据为高。可选的，导通所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源连通；设置所述字线信号为高，导通所述第四NMOS晶体管；若所述第二锁存点锁存数据为低，则所述第四锁存点锁存数据为高，导通所述第三NMOS晶体管，所述位线信号读取数据为低；若所述第二锁存点锁存数据为高，则所述第四锁存点锁存数据为低，断开所述第三NMOS晶体管，所述位线信号读取数据为高。为解决上述技术问题，本专利技术实施例还提供一种如以上所述的电熔丝位单元的写方法，包括：断开所述选择控制器，控制所述数据锁存器的所述第一分支和所述第二分支与电源断开；控制所述传输单元断开；若所述第一锁存点连接所述第一二极管的正极，则输入所述写数据信号至所述第一二极管的正极并传输至所述熔丝和所述第二二极管，烧写所述熔丝；若本文档来自技高网...

【技术保护点】
一种电熔丝位单元，其特征在于，包括：数据锁存器，适于锁存电熔丝位单元数据；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻；所述熔丝两端分别作为第一锁存点和第二锁存点，所述电阻两端分别作为第三锁存点和第四锁存点；所述第二锁存点连接所述第二分支，所述第四锁存点连接所述第一分支；选择控制器，连接于所述数据锁存器和电源之间，能受控导通或断开，适于控制所述数据锁存器的第一分支的一端和第二分支的一端与电源是否连通；所述数据锁存器第一分支的另一端和第二分支的另一端接地；第一二极管和第二二极管；所述第一二极管的正极适于输入写数据信号，负极连接所述第一锁存点；所述第二二极管的正极连接所述第二锁存点；或所述第二二极管的正极适于输入所述写数据信号，负极连接所述第二锁存点；所述第一二极管的正极连接所述第一锁存点；传输单元，连接所述第四锁存点，受控于字线信号导通或断开，适于对外传输所述电熔丝位单元数据并输出位线信号。

【技术特征摘要】
1.一种电熔丝位单元，其特征在于，包括：数据锁存器，适于锁存电熔丝位单元数据；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻；所述熔丝两端分别作为第一锁存点和第二锁存点，所述电阻两端分别作为第三锁存点和第四锁存点；所述第二锁存点连接所述第二分支，所述第四锁存点连接所述第一分支；选择控制器，连接于所述数据锁存器和电源之间，能受控导通或断开，适于控制所述数据锁存器的第一分支的一端和第二分支的一端与电源是否连通；所述数据锁存器第一分支的另一端和第二分支的另一端接地；第一二极管和第二二极管；所述第一二极管的正极适于输入写数据信号，负极连接所述第一锁存点；所述第二二极管的正极连接所述第二锁存点；或所述第二二极管的正极适于输入所述写数据信号，负极连接所述第二锁存点；所述第一二极管的正极连接所述第一锁存点；传输单元，连接所述第四锁存点，受控于字线信号导通或断开，适于对外传输所述电熔丝位单元数据并输出位线信号。2.如权利要求1所述的电熔丝位单元，其特征在于，所述电阻取值于所述熔丝未被烧写的阻值至所述熔丝被烧写的阻值的范围内。3.如权利要求1所述的电熔丝位单元，其特征在于，所述第一锁存点和第二锁存点锁存数据相同，所述第三锁存点和第四锁存点之间锁存数据相同；所述第一锁存点和所述第三锁存点锁存数据相反。4.如权利要求1所述的电熔丝位单元，其特征在于，所述数据锁存器包括：第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管和第二NMOS晶体管；所述第一分支包括第一PMOS晶体管和第一NMOS晶体管；所述第二分支包括第二PMOS晶体管和第二NMOS晶体管；所述第一PMOS晶体管的漏极连接所述第一锁存点，所述第一NMOS晶体
\t管的漏极连接所述第二锁存点，所述第二PMOS晶体管的漏极连接所述第三锁存点，所述第二NMOS晶体管的漏极连接所述第四锁存点；所述第一PMOS晶体管和所述第二PMOS晶体管的源极相连，并连接所述选择控制器；所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连并接地；所述第一PMOS晶体管和所述第一NMOS晶体管的栅极相连并连接所述第四锁存点，所述第二PMOS晶体管和第二NMOS晶体管的栅极相连并连接所述第二锁存点。5.如权利要求1所述的电熔丝位单元，其特征在于，所述传输单元包括第一传输管和第二传输管；所述第一传输管连接于所述第四锁存点和第二传输管之间；所述第二传输管受控于所述字线信号导通或断开，适于传输所述电熔丝位单元数据并输出位线信号。6.如权利要求2所述的电熔丝位单元，其特征在于，所述第一传输管是第三NMOS晶体管；所述第三NMOS晶体管的栅极连接所述第四锁存点，源极接地，漏极连接所述第二传输管。7.如权利要求2所述的电熔丝位单元，其特征在于，所述第二传输管是第四NMOS晶体管；所述第四NMOS晶体管的漏极连接所述第一传输管，栅极适于输入所述字线信号，源极输出所述位线信号。8.一种权利要求1-7任一项所述的电熔丝位单元的读方法，其特征在于，导通所述选择控制器，控制所述数据锁存器的所述第一分支和所述第二分支与电源连通；控制所述传输单元导通，传输所述电熔丝位单元数据至所述传输单元，并输出位线信号。9.如权利要求8所述的电熔丝位单元的读方法，其特征在于，导通所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体
\t管的源极与电源连通；设置所述字线信号为高，导通所述第二传输管；若所述第二锁存点锁存数据为低，则所述第四锁存点锁存数据为高，导通所述第一传输管，所述位线信号读取数据为低；若所述第二锁存点锁存数据为高，则所述第四锁存点锁存数据为低，断开所述第一传输管，所述位线信号读...

【专利技术属性】
技术研发人员：杨家奇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31