同时多维字可寻址存储器架构制造技术

本发明专利技术涉及同时多维字可寻址存储器架构。所述存储器包含N维位单元阵列和经配置以使用N维寻址(NDA)来寻址每一位单元的逻辑，其中N至少为二，且所述位单元阵列可通过N个正交地址空间来寻址。所述N维可寻址存储器的每一位单元包含一个位存储元件、N个字线以及N个位线。

【技术实现步骤摘要】
分案申请的相关信息本申请是国际申请号为PCT/US2008/068388、申请日为2008年6月26日、专利技术名称为“同时多维字可寻址存储器架构”的PCT申请进入中国国家阶段后申请号为200880022161.3的中国专利技术专利申请的分案申请。
本专利技术的实施例涉及存储器架构。更明确地说，本专利技术的实施例涉及经优化以用于随机矩阵处理能力的存储器架构。
技术介绍
随机存取存储器(RAM)是现代数字架构的普遍存在的组件。RAM可为独立装置或可集成或嵌入在使用RAM的装置内，例如，微处理器、微控制器、专用集成电路(ASIC)、芯片上系统(SoC)以及如所属领域的技术人员将了解的其它类似装置。例如单端口式存储器、双端口式存储器和内容可寻址存储器(CAM)的常规集成电路存储器架构仅提供一维数据字寻址空间/组织。举例来说，图1A中说明含有可线性地寻址(即，仅一维)的四个字(0、1、2或3)的简单存储器。经由常规集成电路存储器架构的存储器存取限于读取或写入选定(经寻址)4位字110，如所说明。如果应用要求读取/写入字0、1、2和3的位2(例如，图1B中的120)，那么将需要四个存储器存取周期。举例来说，在常规单端口式存储器中，可读取/写入所有4个字，但每一位将仍然在其被读取/写入的相应行中。如所属领域的技术人员将了解，将需要额外操作(例如，移位、屏蔽，等等)来操纵所述位以获得个别位信息。例如信号处理、音频和视频编码/解码等许多高性能应用使用存储在不限于常规字排列的位图案中的数据。因此，具有一种经优化以用于随机矩阵操作的存储器架构将是有益的。
技术实现思路
本专利技术的示范性实施例是针对经优化以用于随机矩阵操作的存储器架构。因此，本专利技术的实施例可包含一种N维可寻址存储器，其包括：N维位单元阵列；以及经配置以使用N维寻址来寻址每一位单元的逻辑，其中N至少为二，且其中位单元阵列可通过N个正交地址空间来寻址。本专利技术的另一实施例可包含N正交维可寻址存储器的一种位单元，所述位单元包括：位存储元件；N个字线以及N个位线，其中N至少为二。本专利技术的另一实施例可包含一种存取存储器的方法，所述方法包括：从N维位单元阵列建立第一可寻址字集合；以及从N维位单元阵列建立第二可寻址字集合，其中N至少为二，且第一集合地址空间与第二集合地址空间是正交的。附图说明呈现附图以辅助描述本专利技术的实施例，且仅为了说明实施例而非限制实施例而提供附图。图1A是说明常规寻址操作的存储器阵列的框图。图1B是说明待读取的所要位的存储器阵列的框图。图2是用于一般化N维字可寻址存储器的存储器架构的框图。图3是基于N维寻址(NDA)静态随机存取存储器(SRAM)的位单元的电路图。图4A和图4B说明寻址2维字可寻址(DWA)存储器。图5说明4×42维字可寻址(DWA)存储器。图6说明呈M×N矩阵乒乓缓冲器配置的2维字可寻址(DWA)M×N×2存储器。具体实施方式针对本专利技术的特定实施例的以下描述内容和相关图式中揭示本专利技术的方面。可在不脱离本专利技术的范围的情况下设计替代实施例。另外，将不详细地描述或将省略本专利技术的众所周知的元件，以便不使本专利技术的相关细节模糊。词语“示范性”在本文中用以表示“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例不一定被解释为比其它实施例优选或有利。同样地，术语“本专利技术的实施例”不要求本专利技术的所有实施例都包含所论述的特征、优点或操作模式。另外，根据待由(例如)计算装置的元件执行的动作序列来描述许多实施例。将认识到，可通过特定电路(例如，专用集成电路(ASIC))、通过正由一个或一个以上处理器执行的程序指令或通过两者的组合来执行本文中所描述的各种动作。因此，本专利技术的各个方面可以许多不同形式来体现，已预期所有所述形式都在所主张的标的物的范围内。此外，对于本文中所描述的实施例中的每一者来说，任何此类实施例的对应形式都可在本文中被描述为(例如)“经配置以”执行所描述动作的“逻辑”。图2说明根据本专利技术至少一个实施例的一般化N正交维字可寻址存储器200的框图。如本文中所使用，N为大于或等于2的整数。N正交维字可寻址存储器含有存储器位单元阵列，存储器位单元中的每一者可通过N个正交寻址空间或N维寻址(NDA)方案来寻址。N个维度中的每一者具有数据字输入端口(例如，212)、数据字地址端口(例如，214)以及存取控制线(例如，216)。N个维度中的每一者还具有对应的数据字输出端口(例如，222)。在替代实施例中，可在可用于数据输入与数据输出两者的共用输入/输出端口中组合输入端口212与输出端口222的功能性。因此，本专利技术的实施例可包含N维可寻址存储器200，其具有N维位单元阵列210和经配置以使用N维寻址(NDA)来寻址每一位单元的逻辑(例如，解码器1到N)，其中N至少为二。如上文所论述，位单元阵列210可通过N个正交寻址空间来寻址。经配置以寻址每一位单元的逻辑可包括N个地址解码器(例如，242)。每一地址解码器可经配置以接收数据字地址214和维度存取控制信号216。另外，对于每一N维，可包含字选择多路复用器(mux)(例如，252)，其可与对应的地址解码器(例如，242)协同工作，以实现用于随机矩阵读取/写入操作的随机矩阵寻址。另外，存储器可包含经配置以读取/写入用于每一N维的数据的逻辑(例如，读出放大器、线驱动器等)，其还可视特定存储器类型而被包含。图3说明根据本专利技术至少一个实施例的基于NDASRAM的位单元实施方案。可类似于常规SRAM位单元来排列图3所说明的NDASRAM位单元，以形成紧凑的N维字可寻址(N-DWA)SRAM。举例来说，本专利技术的示范性实施例中的2维阵列可占据常规2端口静态随机存取存储器(SRAM)的等效面积。然而，本专利技术的实施例不限于任何特定排列。因此，本专利技术的实施例可包含N正交维可寻址存储器的位单元300。所述位单元可包含一个位存储元件310、N个字线320以及N个位线330，其中N至少为二。位单元可为静态随机存取存储器(SRAM)的一部分，如上文所论述。然而，本专利技术的实施例不限于任何特定存储器类型。如所说明，位线中的每一者可包含耦合到存储元件310的第一线(例如，334)以及耦合到存储元件的第二线(例如，332)，其中如此项技术中众所周知，当选择字d1时，位值由第一线334与第二线332之间的差分电压决定。同样地，N个字线320中的每一者耦合到装置(例如，晶体管322和324)，所述装置经配置以在字线被激活的情况下，将来自N个位线的对应位线(332和334)耦合到存储元件310。所属领域的技术人员将了解，通过激活相关联的字线，可选择N个位线中的任一者，且可使用所述位线来读取或写入存储元件的值。因为对于理解本专利技术的实施例来说不需要位单元操作细节，且位单元操作细节是此项技术中众所周知的，所以本文中将不提供详细论述。N维字可寻址(N-DWA)存储器可具有N个同时存储器存取通道，其中的每一者包括数据字输入端口Din(i)、数据字地址端口Addr(i)、数据字输出端口Dout(i)以及控制端口Ctrl(i)，其中i表示N个正交寻址空间中的一者。Din(i)或Dout(i)的位宽度界定每字的位数目，即，字地址Addr(i)每次所寻址本文档来自技高网...

【技术保护点】
一种N维可寻址存储器，其包括：N维位单元阵列；以及经配置以使用N维寻址来寻址每一位单元的逻辑，其中N至少为二，且其中所述位单元阵列可通过N个正交地址空间来寻址，其中每一位单元包括：位存储元件；N个字线；以及N个位线，其中所述N个字线中的每一者耦合到一装置，所述装置经配置以在所述N个字线中的相应字线被激活的情况下，将来自所述N个位线的对应位线耦合到所述存储元件。

【技术特征摘要】
1.一种N维可寻址存储器，其包括：N维位单元阵列；以及经配置以使用N维寻址来寻址每一位单元的逻辑，其中N至少为二，且其中所述位单元阵列可通过N个正交地址空间来寻址，其中每一位单元包括：位存储元件；N个字线；以及N个位线，其中所述N个字线中的每一者耦合到一装置，所述装置经配置以在所述N个字线中的相应字线被激活的情况下，将来自所述N个位线的对应位线耦合到所述存储元件。2.根据权利要求1所述的存储器，其中所述经配置以寻址每一位单元的逻辑进一步包括：N个地址解码器；以及N个字选择多路复用器。3.根据权利要求2所述的存储器，其中每一地址解码器经配置以接收数据字地址以及存取控制信号。4.根据权利要求1所述的存储器，其进一步包括：经配置以输入用于每一N维度的数据的逻辑；以及经配置以输出用于每一N维度的数据的逻辑。5.根据权利要求4所述的存储器，其中所述经配置以输入用于每一N维度的数据的逻辑包含数据字输入端口。6.根据权利要求4所述的存储器，其中所述经配置以输出用于每一N维度的数据的逻辑包含读出放大器。7.一种N正交维可寻址存储器的位单元，所述位单元包括：位存储元件；N个字线；以及N个位线，其中N至少为二，且其中所述N个字线中的每一者耦合到一装置，所述装置经配置以在相应字线被激活的情况下，将来自所述N个位线的对应位线耦合到所述存储元件。8.根据权利要求7所述的位单元，其中所述位单元为静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的一部分。9.根据权利要求7所述的位单元，其中所述N个位线中的每一者包括：第一线，其耦合到所述存储元件；以及第二线，其耦合到所述存储元件，其中位值由所述第一线与所述第二线之间的差值决定。10.根据权利要求9所述的位单元，其中所述N个字线中的每一者包括：第一线，其耦合到第一装置，所述第一装置经配置以将...

【专利技术属性】
技术研发人员：陈吉童，康殷叶，威拉蓬·猜耶库，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US