一种三维阵列存储器装置及其操作方法制造方法及图纸

本发明专利技术公开了一种三维阵列存储器装置及其操作方法，该三维阵列存储器装置包括：一选择线与多个二极管；选择线是位于源极线及位线其中之一，与存储器单元之间；二极管位于其他位线及源极线，与存储器单元之间，用以提供存储器单元必要的绝缘。

【技术实现步骤摘要】

本专利技术是有关于一种高密度存储器装置，且特别是有关于一种利用存储器单元的多平面排列形成的三维阵列存储器装置及其操作方法。
技术介绍
随着集成电路中，装置的临界尺寸缩小至一般制造存储器单元技术的界限，设计者已不断地在寻找叠层存储器单元的多平面的技术，用以使存储器单元具有更多的储存空间，以及使每比特花费更低的成本。举例来说，在Lai,et al. ,uA Multi-Layer StackableThin-Film Transistor (TFT) NAND-Type Flash Memory，，，IEEE Intr I Electron DevicesMeeting，ll_13Dec. 2006 以及 Jung et al. ,“Three Dimensionally Stacked NANDFlash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”， IEEE Intr I Electron Devices Meeting，ll-13Dec. 2006中，薄膜晶体管技术已被应用于电荷捕捉存储器技术中。此外，在Johnson et al.,“512_Mb PROM With a Three-Dimensional Array ofDiode/Anti-fuse Memory Cells，，IEEE J. of Solid-State Circuits, vol. 38, no. 11,Nov. 2003中，交点阵列(cross-point array)技术也已被应用于反熔丝(anti-fuse)存储器中。Johnson et al.的设计中描述，在字线与位线的多平面中，提供存储器元件于交点上。存储器元件包括P+多晶硅阳极连接至字线，以及η-多晶硅阴极连接至位线，阳极与阴极被反熔丝材料所分离。在Lai,et al. > Jung, et al.及Johnson et al.所描述的工艺中，每一存储器层都具有特定的光刻步骤。因此，随着层的数量增加，用以制造存储器装置所需的特定光刻步骤也随之增加。所以，虽然使用三维阵列达到了高密度的效益，但更高的制造成本也限制了此技术的使用。在Tanaka et al.，“Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory，，，2007Symposium on VLSI TechnologyDigest of Technical Papers ;12_14June 2007, pages :14-15 中描述了另一种结构，此结构提供垂直与非门(NAND)存储器单元至电荷捕捉存储器技术中。Tanaka et al.描述的结构，包括多栅极场效晶体管结构，此结构具有垂直通道用以操纵例如是NAND栅极，NAND栅极利用娃 _ 氧-氮-氧-娃(silicon-oxide-nitride-oxide-silicon, S0N0S)电荷捕捉技术，用以在每一栅极/垂直通道接口制造一储存区。此存储器结构是基于柱状半导体材料排列为垂直通道，以形成多栅极存储器单元，多栅极存储器单元具有低选择性栅极邻近于衬底，及高选择性栅极位于顶部。多个水平控制栅极，利用与柱状半导体材料交叉的平面电极层而形成。用以控制栅极的平面电极层不需要特定的光刻步骤，因此可以降低成本。然而，每一垂直存储器单元仍需要许多特定的光刻步骤。此外，以此方式形成的控制栅极数量会受到限制，此限制是由例如是垂直通道的导电性、用以编程或擦除的工艺等因素所决定。2010年9月I日提出专利申请的美国临时申请号61/379，297、2011年I月20日提出专利申请的美国临时申请号61/434，685及2011年I月21日提出专利申请的美国申请号12/011，717教导垂直与非门存储器单元，上述申请案是结合于本案作为参考数据。这些申请案揭露一种存储器阵列，此存储器阵列具有源极线与接地选择线，在与非门的两端对应于特定装置。本专利技术是提供一种三维集成电路存储器结构，此结构具有低制造成本，且包括可信赖、体积非常小的存储器元件。
技术实现思路
本专利技术是有关于一种三维存储器阵列的多种实施例，三维存储器阵列需要一选择线与由选择线控制的装置，选择线介于源极线与存储器单元之间。选择装置将与非门存储器单元串与一位线或源极线隔绝。三维存储器阵列在一源极线末端与一位线末端之间，具有与非门存储器单元串的叠层。在源极线末端，源极线耦接至与非门存储器单元串的不同平面位置。在位线末端，位线耦接至与非门存储器单元串的不同叠层。接地选择线控制晶体管选择性地将位于源极线末端的与非门存储器单元串叠层与源极线隔绝。串选择线控制 晶体管选择性地将位于位线末端的与非门存储器单元串叠层与位线隔绝。位于源极线末端的二极管将与非门存储器单元串叠层与源极线电性隔绝。由于二极管所做的电性隔绝，接地选择线控制晶体管不需要在源极线末端，选择性地将与非门存储器单元串叠层与源极线电性隔绝。根据本专利技术的一方面，提出一种包括集成电路衬底及非易失性存储器单元的三维阵列的存储器装置，非易失性存储器单元的三维阵列位于该集成电路衬底上。三维阵列包括非易失性存储器单元的多个与非门串的叠层、一选择线及多个二极管。与非门串的叠层具有两端，包括第一端与第二端。第一端与第二端其中之一端耦接于位线，第一端与第二端的另一端耦接于源极线。选择线仅位于与非门串的第一端，而不位于与非门串的第二端。选择线选择性地将与非门串电性连接于位线与源极线其中之一。选择线垂直地排列于叠层之上，且具有与叠层共形的表面。多个二极管体耦接与非门串至其他位线与源极线，使得选择线与二极管位于与非I 串的相反端。根据本专利技术的一实施例，包括多条字线垂直地排列于叠层之上，且具有与叠层共形的表面。字线将非易失性存储器单元建立于叠层的表面与字线的表面的交点上。选择线是位于位线及源极线其中之一，与字线之间。根据本专利技术的一实施例，源极线电性连接于与非门串的叠层的不同水平面位置。根据本专利技术的一实施例，位线电性连接于与非门串的不同叠层。根据本专利技术的一实施例，二极管为半导体p-n结。根据本专利技术的一实施例，二极管为肖特基金属半导体结。根据本专利技术的一实施例，与非门串的叠层平行于集成电路衬底。 根据本专利技术的一实施例，与非门串的叠层垂直于集成电路衬底。根据本专利技术的一实施例，存储器单元具有接口区域，位于叠层与字线之间，接口区域包括一通道层、一电荷捕捉层及一阻隔层。根据本专利技术的一实施例，源极线的一第一材料形成二极管的第一节点，与非门串的叠层的一第二材料形成二极管的第二节点。根据本专利技术的另一方面，提出一种包括集成电路衬底及非易失性存储器单元的三维阵列的存储器装置，非易失性存储器单元的三维阵列位于该集成电路衬底上。三维阵列包括非易失性存储器单元的多个与非门串的叠层、一选择线及多个二极管。与非门串的叠层具有两端，包括一第一端与一第二端。第一端与第二端其中之一端耦接于位线，第一端与第二端的另一端耦接本文档来自技高网...

【技术保护点】
一种存储器装置，包括：一集成电路衬底；一非易失性存储器单元的三维阵列，位于该集成电路衬底上，该三维阵列包括：非易失性存储器单元的多个与非门串的叠层，该多个与非门串的叠层具有两端，包括一第一端与一第二端，该第一端与该第二端其中之一端耦接于位线，该第一端与该第二端的另一端耦接于源极线；一选择线，仅位于该多个与非门串的该第一端，而不位于该多个与非门串的该第二端，该选择线选择性地将该多个与非门串电性连接于该多条位线与该多条源极线其中之一，该选择线垂直地排列于该多个叠层之上，且具有与该多个叠层共形的表面；及多个二极管，该多个二极管耦接该多个与非门串至其他该多条位线与该多条源极线，使得该选择线与该多个二极管位于该多个与非门串的相反端。

【技术特征摘要】
2011.06.23 US 61/500,4841.一种存储器装置，包括 一集成电路衬底； 一非易失性存储器单元的三维阵列，位于该集成电路衬底上，该三维阵列包括 非易失性存储器单元的多个与非门串的叠层，该多个与非门串的叠层具有两端，包括一第一端与一第二端，该第一端与该第二端其中之一端稱接于位线，该第一端与该第二端的另一端耦接于源极线； 一选择线，仅位于该多个与非门串的该第一端，而不位于该多个与非门串的该第二端，该选择线选择性地将该多个与非门串电性连接于该多条位线与该多条源极线其中之一，该选择线垂直地排列于该多个叠层之上，且具有与该多个叠层共形的表面；及 多个二极管，该多个二极管耦接该多个与非门串至其他该多条位线与该多条源极线，使得该选择线与该多个二极管位于该多个与非门串的相反端。2.根据权利要求I所述的存储器装置，更包括 多条字线，垂直地排列于该多个叠层之上，且具有与该多个叠层共形的表面，该多条字线将该多个非易失性存储器单元建立于该多个叠层的表面与该多条字线的表面的交点上，其中该选择线是位于该多条位线及该多条源极线其中之一，与该多条字线之间。3.根据权利要求I所述的存储器装置，其中该多条源极线电性连接于该多个与非门串的叠层的不同水平面位置。4.根据权利要求I所述的存储器装置，其中该多条位线电性连接于该多个与非门串的不同叠层。5.根据权利要求I所述的存储器装置，其中该多个二极管为半导体p-n结。6.根据权利要求I所述的存储器装置，其中该多个二极管为肖特基金属半导体结。7.根据权利要求I所述的存储器装置，其中该多个存储器单元具有接口区域，位于该多个叠层与该多条字线之间，该多个接口区域包括一通道层、一电荷捕捉层及一阻隔层。8.根据权利要求I所述的存储器装置，其中该多条源极线的一第一材料形成该多个二极管的第一节点，该多个与非门串的叠层的一第二材料形成该多个二极管的第二节点。9.一种存储器装置，包括 一集成电路衬底； 一非易失性存储器单元的三维阵列，位于该集成电路衬底上，该三维阵列包括 非易失性存储器单元的多个与非门串的叠层，该多个与非门串的叠层具有两端，包括一第一端与一第二端，该第一端与该第二端其中之一端稱接于位线，该第一端与该第二端的另一端耦接于源极线； 多个选择装置，仅位于该多个与非门串的该第一端，而不位于该多个与非门串的该第二端，该多个选择装置选择性地将该多个与非门串电性连接于该多条位线与该多条源极线其中之一；及 多个二极管，该多个二极管耦接该多个与非门串至其他该多条位线与该多条源极线，使得该多个选择装置与该多个二极管位于该多个与非门串的相反端。10.根据权利要求9所述的存储器装置，更包括 多条字线，垂直地排列于该多个叠层之上，且具有与该多个叠层共形的表面，该多条字线将该多个非易失性存储器单元建立于该多个叠层的表面与该多条字线的表面的交点上，其中该多个选择装置是位于该...

【专利技术属性】
技术研发人员：吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：