与单存储列和多存储列兼容的半导体器件制造技术

提供一种与单存储列或多存储列兼容的存储器件。多个存储器层堆叠在存储器件中。存储器件响应于芯片识别信号和用于确定单存储列或多存储列的模式信号而接收地址信号和芯片选择信号。多个存储器层作为由地址信号寻址的单存储列操作，或者作为由芯片选择信号寻址的多存储列操作。

【技术实现步骤摘要】

本申请涉及存储器件和包括该存储器件的存储系统，更具体地，涉及与单存储列和多存储列兼容的存储器件和包括该存储器件的存储系统。
技术介绍
诸如DRAM (动态随机存取存储器)的半导体存储器件被广泛地用作例如服务器的计算机的主存储器。主存储器的存储容量和速度需求持续提高以支持高速硬件和复杂软 件。已经开发多种技术以实现海量存储器。
技术实现思路
本专利技术构思提供一种存储器件和包括该存储器件的存储系统，其中多个堆叠的存储器层根据模式信号选择性地作为单存储列或多存储列工作。根据一些实施例的存储器件包括第一存储器层和堆叠在第一存储器层上的第二存储器层。第一存储器层和第二存储器层被配置为接收至少一个地址信号和/或至少一个芯片选择信号，被配置为响应于该至少一个地址信号和/或该至少一个芯片选择信号选择性地在单存储列模式下或在双存储列模式下工作。在一些实施例中，第一存储器层和第二存储器层是相同的类型的存储器芯片，并且第一存储器层和第二存储器层的每个包括在其中形成存储单元的核心电路单元、以及相对于存储单元形成的外围电路单元。—些实施例规定第一存储器层和第二存储器层是不同的类型的存储器芯片，而且第一存储器层和第二存储器层的每个包括在其中形成存储单元的核心电路单元、以及相对于存储单元形成的外围电路单元。在一些实施例中，第一存储器层还包括主电路区域，其被配置为与该存储器件外部的至少一个器件进行接口连接。一些实施例规定，第一存储器层和第二存储器层的每个包括缓冲单元，被配置为响应于芯片识别信号接收该至少一个地址信号和/或该至少一个第一芯片选择信号；以及芯片选择地址控制单元，被配置为响应于芯片识别信号和模式信号确定是否根据该至少一个地址信号和/或该至少一个芯片选择信号选择第一存储器层和/或第二存储器层的相应的一个，并且用于产生用于确定单存储列模式或双存储列模式的至少一个芯片选择地址控制信号。在一些实施例中，该至少一个芯片选择信号包括第一芯片选择信号和第二芯片选择信号，并且使用硅通孔(TSV)将接收至少一个地址信号、第一芯片选择信号、和第二芯片选择信号的第一存储器层的缓冲单元的输出信号线电连接到提供给第二存储器层的芯片选择地址控制单元的至少一个地址信号、第一芯片选择信号、和第二芯片选择信号的信号线。一些实施例规定，芯片选择地址控制单元包括第一逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第一 ME芯片选择地址信号；第一缓冲器，被配置为响应于模式信号的互补信号将第一 ME芯片选择地址信号传送到第一节点；第二缓冲器，被配置为输入第一节点的信号并产生ME芯片选择行地址控制信号；以及第二逻辑单元，被配置为根据第一芯片选择信号、地址信号、和芯片识别信号产生第一OTHER芯片选择地址信号。芯片选择地址控制单元还可以包括第三缓冲器，被配置为响应于模式信号的互补信号将第一 OTHER芯片选择地址信号传送到第二节点；第四缓冲器，被配置为输入第二节点的信号并产生另一芯片选择行地址控制信号；第三逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第二 ME芯片选择地址信号；第五缓冲器，被配置为响应于模式信号将第二 ME芯片选择地址信号传送到第一节点；第四逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第二 OTHER芯片选择地址信号；以及第六缓冲器，被配置为响应于模式信号将第二OTHER芯片选择地址信号传送到第二节点。 在一些实施例中，芯片选择地址控制单元还包括第七缓冲器，当电源施加于该存储器件时被使能，而且被配置为传送第二 ME芯片选择地址信号；第八缓冲器，被配置为产生第七缓冲器的输出作为ME芯片选择列地址控制信号；第九缓冲器，当电源施加于存储器件时被使能，而且被配置为传送第二 OTHER芯片选择地址信号；以及第十缓冲器，被配置为产生第九缓冲器的输出作为另一芯片选择列地址控制信号。一些实施例规定，多个存储器层以这样的方式堆叠在第二存储器层上，以使得可以选择多个存储器层在单存储列模式或多存储列模式下工作。在一些实施例中，第一存储器层和第二存储器层被配置为响应于芯片识别信号和模式信号接收至少一个地址信号和/或至少一个芯片选择信号。在一些实施例中，从第一存储器层中包括多个熔丝的熔丝盒提供模式信号。一些实施例规定，从模式寄存器提供模式信号。在一些实施例中，存储器件还包括接口层，其被配置为响应于芯片识别信号接收至少一个地址信号或至少一个芯片选择信号，并根据响应于模式信号接收的地址信号或芯片选择信号产生芯片选择控制信号。本专利技术的一些实施例包括一种存储器件，其包括第一数据输入/输出单元，被配置为响应于第一芯片识别信号向/从第一存储器层输入/输出数据；第二数据输入/输出单元，被配置为响应于第二芯片识别信号向/从第二存储器层输入/输出数据，第二存储器层堆叠在第一存储器层上；第一主数据输入/输出单元，在第一组数据输入/输出焊盘之间连接到第一输入/输出单元；以及第二主数据输入/输出单元，在第二组数据输入/输出焊盘之间连接到第二数据输入/输出单元。在一些实施例中，第一数据输入/输出单元、第一主数据输入/输出单元、和第二主数据输入/输出单元布置在第一存储器层中，并且第二数据输入/输出单元布置在第二存储器层中。一些实施例规定，第二数据输入/输出单元和第二主数据输入/输出单元彼此使用TSV电连接。一些实施例包括接口层，在其中布置第一主数据输入/输出单元和第二主数据输入/输出单元。在一些实施例中，第一数据输入/输出单元布置在第一存储器层中，并且第二数据输入/输出单元布置在第二存储器层中。一些实施例规定，第一数据输入/输出单元和第一主数据输入/输出单元彼此使用第一 TSV电连接，并且第二数据输入/输出单元和第二主数据输入/输出单元彼此使用第二 TSV电连接。注意到，根据一个实施例描述的本专利技术构思的各方面可以并入不同的实施例中，尽管没有对此进行具体地描述。即，全部实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。在以下给出的说明书中详细阐明本专利技术构思的这些及其他目的和/或方面。附图说明包括附图以提供本专利技术构思的更进一步的理解，并且附图被并入说明书和构成说明书的一部分。附图和说明一起图示本专利技术构思的一些实施例，用来解释本专利技术构思的原理。 图IA和IB是根据本专利技术构思的一些实施例的与单存储列或双存储列兼容的存储器件的截面图；图2是根据本专利技术构思的一些实施例的与单存储列或双存储列兼容的存储器件的框图；图3是图2的芯片选择地址控制单元的电路图；图4A至6B图示图2的存储器件的数据输出结构；图7是根据本专利技术构思的一些实施例的与单存储列或多存储列兼容的存储器件的框图；图8A至8E是图7的与单存储列或多存储列兼容的存储器件的截面图；图9A和9B是根据本专利技术构思的一些实施例的与单存储列或双存储列兼容的存储器件的截面图；图10是参考图9描述的与单存储列或双存储列兼容的存储器件的框图；图11是图10的芯片选择MUX单元的电路图；图12是图10的芯片选择匹配单元的电路图；图13至15是图10的存储器件的数据输出结构的截面图；图16是根据本专利技术构思的一些实施例的与单存储列或多存储列兼容的存储器件的框图；图17A至本文档来自技高网...

【技术保护点】
一种存储器件，包括：第一存储器层；以及堆叠在第一存储器层上的第二存储器层，其中，第一存储器层和第二存储器层被配置为接收至少一个地址信号和/或至少一个芯片选择信号，而且其中，第一存储器层和第二存储器层被配置为响应于该至少一个地址信号和/或该至少一个芯片选择信号选择性地在单存储列模式下或在双存储列模式下工作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：