半导体器件及其操作方法技术

本发明专利技术公开了一种半导体器件及其操作方法。所述半导体器件包括：单元串，所述单元串每个都包括多个存储器单元；页缓冲器，所述页缓冲器与位线耦接且被配置成响应于页缓冲器控制信号对所述位线预充电以及将数据储存在锁存器中；页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述页缓冲器控制信号；以及控制器，所述控制器被配置成产生用于控制所述页缓冲器控制电路的控制信号。

【技术实现步骤摘要】
半导体器件及其操作方法相关申请的交叉引用本申请要求2011年6月9日提交的韩国专利申请的申请号为10-2011-0055530的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的实施例涉及一种半导体器件及其操作方法，更具体而言涉及一种用于控制页缓冲器(pagebuffer)的半导体器件的控制器。
技术介绍
半导体器件包括用于储存数据的存储器单元阵列和用于储存存储器单元阵列中的数据或读取储存在存储器单元阵列中的数据的多个电路。包括在多个电路中的页缓冲器响应于控制器所产生的页缓冲器信号来控制与存储器单元阵列耦接的位线的电压。图1是说明现有的控制器和现有的页缓冲器的电路图。参见图1，半导体器件包括存储器单元阵列10、多个页缓冲器20、以及控制器40。存储器单元阵列10包括多个存储块。每个存储块包括多个单元串，多个单元串每个都耦接在位线BLe或BLo与公共源极线CSL之间。单元串根据它们的排列顺序而分为偶数单元串STe和奇数单元串STo。图1示出包括在存储块中的一个中的偶数单元串STe和奇数单元串STo。与偶数单元串STe耦接的位线被称为偶数位线BLe、与奇数单元串STo耦接的位线被称为奇数位线BLo。单元串具有相同的构造，因而下面将仅以偶数单元串Ste为例进行详细描述。偶数单元串STe包括串联耦接在偶数位线BLe与公共源极线CSL之间的漏极选择晶体管DST、多个存储器单元F0至Fn、以及源极选择晶体管SST。单元串STe和STo中所包括的漏极选择晶体管DST的栅极与漏极选择线DSL耦接，单元串STe和STo中所包括的存储器单元F0至Fn的栅极与多个字线WL0至WLn耦接，且单元串STe和STo中所包括的源极选择晶体管SST的栅极与源极选择线SSL耦接。页缓冲器20包括用于选择位线BLe和BLo中的一个的位线选择电路30、用于在读取操作中将选中的位线的电位传送到感测节点SO的感测电路22、用于对感测节点SO预充电的预充电电路21、用于储存数据的第一锁存器25和第二锁存器26、用于将储存在第一锁存器25中的数据传送到感测节点SO的第一传送电路23、用于将储存在第二锁存器26中的数据传送到感测节点SO的第二传送电路24、用于对第一锁存器25进行设置和复位的第一设置/复位电路27、用于对第二锁存器26进行设置和复位的第二设置/复位电路28、以及用于对公共节点CON进行放电的放电电路29。位线选择电路30包括用于在编程操作中对偶数位线Ble或奇数位线Blo进行预充电的位线预充电电路31以及用于选择偶数位线Ble或奇数位线Blo的选择电路32。位线预充电电路31包括用于响应于偶数预充电信号DISE对偶数位线Ble预充电的第一开关N01以及用于响应于奇数预充电信号DISO对奇数位线BLo预充电的第二开关N02。第一开关N01由耦接在偶数位线Ble与用于供应虚拟电压VIRPWR的端子之间的NMOS晶体管形成。第二开关N02由耦接在奇数位线Ble与用于供应虚拟电压VIRPWR的端子之间的NMOS晶体管。选择电路32包括用于响应于偶数选择信号BSLE选择偶数位线Ble的第三开关N03和用于响应于奇数选择信号BSLO选择奇数位线Blo的第四开关N04。第三开关N03和第四开关N04每个都由NMOS晶体管形成。感测电路22包括用于响应于感测信号PBSENSE将选中的位线与感测节点SO耦接的第五开关N05。第五开关N05由NMOS晶体管形成。预充电电路21包括用于响应于预充电信号PRECHb将电源电压VDD的端子与感测节点SO耦接并且对感测节点SO预充电的第六开关N06。第六开关N06由PMOS晶体管形成。第一锁存器25包括第一反相器I1和第二反相器I2。第一反相器I1的输出端子与第二反相器I2的输入端子耦接，以及第二反相器I2的输出端子与第一反相器I1的输入端子耦接。第二锁存器26包括第三反相器I3和第四反相器I4。第三反相器I3的输出端子与第四反相器I4的输入端子耦接，以及第四反相器I4的输出端子与第三反相器I3的输入端子耦接。尽管仅示出两个锁存器25和26被包括在图1的页缓冲器20中，但是根据半导体器件、页缓冲器20中可以包括一个锁存器或者三个或更多个锁存器。第一传送电路23包括用于响应于第一传送信号TRANM将第一反相器I1的输出端子与感测节点SO耦接的第八开关N08。第八开关N08由NMOS晶体管形成。第二传送电路24包括用于响应于第二传送信号TRANC将第三反相器I3的输出端子与感测节点SO耦接的第十开关N10。第十开关N10由NMOS晶体管形成。第一设置/复位电路27包括第十一开关N11和第十二开关N12，所述第十一开关N11用于通过响应于第一复位信号RESET_A将第二反相器I2的输出端子与公共节点CON耦接来将第一锁存器25复位，所述第十二开关N12用于通过响应于第一设置信号SET_A将第二反相器I2的输入端子与公共节点CON耦接来设置第一锁存器25。第十一开关N11和第十二开关N12每个都由NMOS晶体管形成。第二设置/复位电路28包括第十三开关N13和第十四开关N14，所述第十三开关N13用于通过响应于第二复位信号RESET_B将第四反相器I4的输出端子与公共节点CON耦接来将第二锁存器26复位，所述第十四开关N14用于通过响应于第二设置信号SET_B将第四反相器I4的输入端子与公共节点CON耦接来设置第一锁存器26。第十三开关N13和第十四开关N14每个都由NMOS晶体管形成。放电电路29包括用于通过响应于感测节点SO的电压而将公共节点CON与接地端子Vss耦接而将公共节点CON放电的第十五开关N15。第十五开关N15由NMOS晶体管形成。控制器40包括用于控制包括在半导体器件中的电路的多个电路。图1示出多个电路之中的页缓冲器控制电路(50和60)。页缓冲器控制电路(50和60)包括用于产生高电压的高电压发生单元50和用于将高电压发生单元50的高电压转换成具有各种电平的页缓冲器控制信号PB形式并输出页缓冲器控制信号PBSIGNALS的电压分压单元60。高电压发生单元50包括用于响应于第一至第k控制信号CON1至CONk产生各个高电压的第一至第k高电压发生器HV1至HVk。高电压发生电路60包括用于输出具有各种电平的各个页缓冲器控制信号PBSIGNALS形式的高电压的第一至第k分压器DIV1至DIVk。根据一个实例，多个第一至第k高电压发生器HV1至HVk用作页缓冲器控制信号PBSIGNALS的高电压源的原因在于可以使页缓冲器控制信号PBSIGNALSPBSIGNALS快速达到目标电平。例如，第一分压器DIV1可以从第一高电压发生器HV1接收高电压并且输出用于导通第一开关N01的偶数预充电信号DISE。第二分压器DIV2可以从第二高电压发生器HV2接收高电压并输出奇数预充电信号DISO。同样地，分压器DIV1至DIVk可以从高电压发生器HV1至HVk接收各个高电压并且输出用于使包括在页缓冲器20中的开关导通或截止的各个页缓冲器控制信号PBSIGNALS。然而，如果多个高电压发生器HV1至HVk用作页缓冲器控制信号PBSIGNALS的高电压源，页缓冲器20的操作速度可以提高，但是多个高本文档来自技高网...

【技术保护点】
一种半导体器件，包括：单元串，所述单元串每个都包括多个存储器单元；页缓冲器，所述页缓冲器与位线耦接且被配置成响应于页缓冲器控制信号对所述位线预充电以及将数据储存在锁存器中；页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述页缓冲器控制信号；以及控制器，所述控制器被配置成产生用于控制所述页缓冲器控制电路的控制信号。

【技术特征摘要】
2011.06.09 KR 10-2011-00555301.一种半导体器件，包括：单元串，所述单元串每个都包括多个存储器单元；页缓冲器，所述页缓冲器与至少一条位线耦接且被配置成响应于页缓冲器控制信号对所述至少一条位线预充电以及将数据储存在锁存器中；页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述页缓冲器控制信号；以及控制器，所述控制器被配置成产生用于控制所述页缓冲器控制电路的控制信号，其中，所述页缓冲器控制电路包括：单个第一高电压发生器，所述单个第一高电压发生器与所述高电压源相对应；以及多个分压器，所述多个分压器被配置成响应于所述控制信号中的第一控制信号通过对所述单个第一高电压发生器所产生的高电压进行分压来产生所述页缓冲器控制信号之中的第一页缓冲器控制信号。2.如权利要求1所述的半导体器件，其中，所述页缓冲器控制电路被设置成比所述控制器更靠近所述页缓冲器。3.如权利要求1所述的半导体器件，其中，所述页缓冲器控制电路还包括：第二高电压发生器，所述第二高电压发生器被配置成产生高电压；以及多个第二分压器，所述多个第二分压器被配置成响应于所述控制信号中的第二控制信号通过对所述第二高电压发生器的所述高电压进行分压来产生第二页缓冲器控制信号。4.如权利要求1所述的半导体器件，其中，所述页缓冲器控制电路还包括：多个第二高电压发生器，所述多个第二高电压发生器被配置成分别产生高电压；以及多个第二分压器，所述多个第二分压器被配置成响应于所述控制信号中的第二控制信号通过对所述第二高电压发生器的所述高电压进行分压来产生第二页缓冲器控制信号。5.一种半导体器件，包括：偶数单元串和奇数单元串，所述偶数单元串和所述奇数单元串每个都包括多个存储器单元；页缓冲器，所述页缓冲器包括分别响应于偶数预充电信号和奇数预充电信号用于对与偶数单元串耦接的偶数位线和与奇数单元串耦接的奇数位线预充电的位线预充电电路、用于分别响应于偶数选择信号和奇数选择信号来选择偶数位线和奇数位线的选择电路、用于响应于感测信号而将选中的位线与感测节点耦接的感测电路、以及用于响应于传送信号而将储存在锁存器中的数据传送到所述感测节点的传送电路；以及页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述偶数预充电信号和所述奇数...

【专利技术属性】
技术研发人员：白侊虎，朴镇寿，梁彰元，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：